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公开(公告)号：CN116031301A
公开(公告)日：2023-04-28
申请号：CN202211490576.1
申请日：2022-11-25
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本申请实施例提供了一种半导体器件及其制造方法，半导体器件包括衬底，设置于衬底一侧的源极，漏极和沟道结构，沟道结构位于源极和漏极之间，沟道结构包括多个纳米片形成的叠层，栅极，栅极环绕纳米片，空腔，空腔至少位于沟道结构和衬底之间，空腔由沟道结构、源极、漏极和衬底围绕形成，也就是说，沟道结构、源极和漏极下方为空腔，没有接触的膜层，构成了全浮空结构，可以大幅改善半导体器件的栅控性能，减小半导体器件亚阈值摆幅、降低漏电流和寄生电容，增加驱动电流，提高半导体器件的性能。
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公开(公告)号：CN115995490A
公开(公告)日：2023-04-21
申请号：CN202211497854.6
申请日：2022-11-25
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本申请实施例提供了一种半导体器件及其制造方法，半导体器件包括衬底，设置于衬底一侧的源极，漏极和沟道结构，沟道结构位于源极和漏极之间，沟道结构包括多个纳米片形成的叠层，栅极，栅极环绕纳米片，空腔，空腔分别设置于栅极和源极或漏极之间，空腔由栅极、源极或漏极和纳米片围绕形成，也就是说，在栅极和源极或漏极之间形成空腔，即在栅极的侧壁形成空气内侧墙，避免在栅极的侧壁形成由其他材料构成的内侧墙的影响，能够避免由于内侧墙是其他材料导致的寄生电容增加的问题，大幅降低器件的寄生电容，提高半导体器件的工作速度。
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公开(公告)号：CN113178478B
公开(公告)日：2023-04-07
申请号：CN202110275040.7
申请日：2021-03-15
Applicant: 中国科学院微电子研究所
Abstract: 本发明涉及一种铁电薄膜及其沉积方法。一种铁电薄膜的沉积方法，包括：在半导体载体沉积HfO2基薄膜；在所述HfO2基薄膜上沉积顶电极；向所述顶电极注入离子；退火。或者，一种铁电薄膜的沉积方法，包括：向半导体载体注入离子；沉积HfO2基薄膜；在所述HfO2基薄膜上沉积顶电极；退火。本发明能够有效地减少氧化铪基铁电薄膜中的氧空位缺陷，从而提升其可靠性。
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公开(公告)号：CN115763428A
公开(公告)日：2023-03-07
申请号：CN202211277435.1
申请日：2022-10-19
Applicant: 中国科学院微电子研究所
IPC: H01L23/538 , G11C11/22 , G11C11/36 , G11C11/40 , H01L21/768
Abstract: 本发明涉及一种单片3D异质集成的多级缓存电路单元结构与制造方法。其包括由下至上堆叠的四个功能层：SRAM缓存层、无电容DRAM层、铁电场效应晶体管存储层和铁电二极管层，以及穿过各层的垂直接触孔；SRAM缓存层以硅为衬底；且无电容DRAM层、铁电场效应晶体管存储层均没有衬底，直接设置于其下方的功能层表面；且铁电二极管层与铁电场效应晶体管存储层之间设有金属互连层；垂直接触孔内填充导电插塞，导电插塞与金属互联层以及SRAM缓存层中的漏极、无电容DRAM层中的漏极、铁电场效应晶体管存储层中的漏极均互连。本发明解决了现有缓存架构中各级缓存间的互联通道较长导致延迟较高的问题。
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公开(公告)号：CN114927589A
公开(公告)日：2022-08-19
申请号：CN202210338297.7
申请日：2022-04-01
Applicant: 中国科学院微电子研究所
IPC: H01L31/0352 , H01L31/105 , H01L31/18 , H01L21/266
Abstract: 本发明提供了一种硅基探测器及其制作方法，该硅基探测器通过设计氧化隔离层的厚度由中部凹槽处向边缘处呈递增趋势，由此使得在离子注入时，第一掺杂区边缘处的纵向掺杂深度比中间位置处的纵向掺杂深度要小，减小了注入区边缘位置处的曲率；此外缩短了注入区边缘位置硅氧界面处到第二电极层的距离，使该硅氧界面位置处固定电荷的电力线能部分终止于第二电极层处；提高了器件在受到X射线辐照总剂量效应下的击穿电压，降低器件的暗电流，使得硅基探测器具有较高的可靠性。
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Patent Agency Ranking
公开(公告)号：CN113675296A
公开(公告)日：2021-11-19
申请号：CN202110796275.0
申请日：2021-07-14
Applicant: 中国科学院微电子研究所
IPC: H01L31/18 , H01L31/105
Abstract: 本发明提供了一种硅基探测器的制造方法及用于其的热处理装置，该制造方法包括：提供经流片完成后的探测器晶圆；将所述探测器晶圆进行真空加热处理。该制造方法通过增加真空加热处理工艺，对经流片完成后的探测器晶圆进行热处理，因而能够降低探测器晶圆的暗电流，并提高其击穿电压，提高了器件性能。
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公开(公告)号：CN113178478A
公开(公告)日：2021-07-27
申请号：CN202110275040.7
申请日：2021-03-15
Applicant: 中国科学院微电子研究所
Abstract: 本发明涉及一种铁电薄膜及其沉积方法。一种铁电薄膜的沉积方法，包括：在半导体载体沉积HfO2基薄膜；在所述HfO2基薄膜上沉积顶电极；向所述顶电极注入离子；退火。或者，一种铁电薄膜的沉积方法，包括：向半导体载体注入离子；沉积HfO2基薄膜；在所述HfO2基薄膜上沉积顶电极；退火。本发明能够有效地减少氧化铪基铁电薄膜中的氧空位缺陷，从而提升其可靠性。
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公开(公告)号：CN108511344B
公开(公告)日：2021-01-22
申请号：CN201810134800.0
申请日：2018-02-09
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L29/08 , H01L29/78 , B82Y40/00
Abstract: 本申请提供了一种垂直纳米线晶体管与其制作方法。该制作方法包括：步骤S1，提供包括衬底与位于衬底上的多个间隔的纳米线的基底，各纳米线包括子纳米线，各子纳米线包括第一端部、中间部和第二端部；步骤S2，形成栅介质层与栅极；步骤S3，在衬底表面上形成层间介质层；步骤S4，在层间介质层中形成相互隔离的第一接触孔与第二接触孔，第一接触孔与第一端部的侧面连接，第二接触孔与第二端部的侧面连接；步骤S5，在第一接触孔和/或第二接触孔中填充重掺杂材料，高温退火扩散，横向掺杂，形成漏区和/或源区。该制作方法中，采用横向扩散的方法，形成均匀掺杂的源区和/或漏区，使得垂直纳米线晶体管的源漏区的掺杂工艺较简单并容易控制。
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公开(公告)号：CN108364910B
公开(公告)日：2021-01-15
申请号：CN201810143686.8
申请日：2018-02-11
Applicant: 中国科学院微电子研究所
IPC: H01L21/8238 , H01L27/092
Abstract: 本发明公开了一种纳米线阵列围栅MOSFET结构及其制作方法。其中，该制作方法包括：在衬底上形成由浅沟槽隔离区分隔开的N型MOSFET区域和/或P型MOSFET区域；在衬底上光刻出纳米线图案，并交替采用各向异性和各向同性等离子体刻蚀形成多层纳米线堆叠的硅纳米线阵列结构；在硅纳米线阵列结构的每个纳米线上形成牺牲氧化层，以调控纳米线的形状，然后去除牺牲氧化层；对于P型MOSFET区域，在硅纳米线上进行SiGe选择外延生长，SiGe上可选择覆盖Si膜作为保护膜，然后进行浓缩氧化，得到SiGe纳米线阵列结构；以及在纳米线阵列结构的周围制作高K栅介质层和金属栅层。该纳米线阵列围栅MOSFET结构既保留了Si纳米线围栅NMOSFET电子的良好迁移率，又提高了SiGe纳米线围栅PMOSFET的空穴迁移率。
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公开(公告)号：CN108039368A
公开(公告)日：2018-05-15
申请号：CN201711102749.7
申请日：2017-11-09
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L21/336 , H01L21/265
Abstract: 本发明公开了一种N型MOSFET的制作方法，包括：在衬底上形成N型MOSFET的一部分，包括：在衬底上方的假栅叠层以及围绕假栅叠层的栅极侧墙；去除假栅叠层以形成栅极开口；在栅极开口处依次形成界面氧化物层、高K栅介质层和第一金属栅层；利用各向同性的等离子体掺杂在第一金属栅层中掺杂离子，使掺杂离子仅仅分布在第一金属栅层中；在第一金属栅层上形成第二金属栅层以填充栅极开口；以及进行退火处理使掺杂离子扩散并聚积在高K栅介质层与第一金属栅层之间的上界面处以及高K栅介质层与界面氧化物层之间的下界面处，并且在该上界面处、下界面处通过界面反应形成电偶极子。该方法解决了离子注入阴影效应、小能量注入时的能量污染等问题。
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