-
公开(公告)号：CN115101517A
公开(公告)日：2022-09-23
申请号：CN202210712903.7
申请日：2019-06-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L25/18 , H01L23/48 , H01L21/768 , H01L23/482 , H01L21/60
Abstract: 本发明实施例涉及用于堆叠集成电路的混合接合技术。本发明一些实施例提供一种三维3D集成电路IC以及制造三维3D集成电路IC的方法。在一些实施例中，第二IC裸片通过第一接合结构接合到第一IC裸片。所述第一接合结构接触所述第一IC裸片的第一互连结构和所述第二IC裸片的第二互连结构，且具有混合接合在一起的第一部分和第二部分。第三IC裸片通过第三接合结构接合到所述第二IC裸片。所述第三接合结构包括贯穿所述第二IC裸片的所述第二衬底放置的第二TSV(贯穿衬底通路)且包含根据本发明的各种实施例的各种接合结构。
-
公开(公告)号：CN112750758A
公开(公告)日：2021-05-04
申请号：CN202010940991.7
申请日：2020-09-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/48 , H01L23/528 , H01L21/60
Abstract: 在一些实施例中，本公开涉及一种形成集成芯片结构的方法。可以通过在设置在第一半导体衬底的上表面上方的第一互连结构内形成多个互连层来执行该方法。执行边缘修整工艺以沿着第一半导体衬底的周边去除第一互连结构和第一半导体衬底的部分。边缘修整工艺导致第一半导体衬底具有通过直接设置在第一半导体衬底上方的内侧壁而耦合到上表面的凹进表面。在执行边缘修整工艺之后，在第一互连结构的侧壁上形成介电保护层。本公开还涉及形成多维集成芯片的方法以及集成芯片结构。
-
公开(公告)号：CN109216176B
公开(公告)日：2020-12-22
申请号：CN201711278227.2
申请日：2017-12-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/28 , H01L21/18 , H01L29/8605
Abstract: 本发明实施例涉及一种能够使用小覆盖区接收高压的高压电阻器件以及相关的制造方法。在一些实施例中，高压电阻器件具有包括第一掺杂类型的第一区的衬底和布置在第一区上方的衬底内并具有第二掺杂类型的漂移区。具有第一掺杂类型且横向接触漂移区的主体区；在漂移区内布置具有第二掺杂类型的漏极区，以及隔离结构，位于漏极区和主体区之间的衬底上方。电阻器结构位于隔离结构上方并且具有连接至漏极区的高压端子和连接至隔离结构上方的栅极结构的低压端子。
-
公开(公告)号：CN107026202B
公开(公告)日：2020-12-11
申请号：CN201610915568.5
申请日：2016-10-21
Applicant: 台湾积体电路制造股份有限公司
Inventor： 陈翔裕 , 吴国铭 , 林怡君 , 亚历克斯·卡尔尼茨基
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明提供了半导体器件及其制造方法。半导体器件包括阱区、第一掺杂区、漏极区、源极区和栅电极。第一导电类型的第一掺杂区位于阱区内的第一侧处。第一导电类型的漏极区位于第一掺杂区内。第一导电类型的源极区位于阱区的第二侧处，其中第二侧与第一侧相对。栅电极位于阱区上方并且位于源极区和漏极区之间。漏极区的表面和源极区的表面限定了沟道，并且源极区的表面与阱区直接接触。本发明的实施例还涉及高压MOSFET、半导体结构及其制造方法。
-
公开(公告)号：CN106972052B
公开(公告)日：2020-06-12
申请号：CN201611257688.7
申请日：2016-12-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本发明实施例揭示一种半导体结构及其制造方法。半导体结构包含：衬底；栅极结构，形成于衬底上；源极区与漏极区，形成于栅极结构的任一侧上的衬底中，源极区与漏极区皆具有第一传导型；以及介电层，其具有第一部分与第二部分，其中介电层的第一部分形成于栅极结构的一部分上，以及介电层的第二部分形成于衬底上并且延伸到漏极区的一部分，其中介电层包含至少一凹部于第二部分上。本发明实施例还提供一种相关的制造方法。
-
Patent Agency Ranking
公开(公告)号：CN108231694B
公开(公告)日：2020-03-20
申请号：CN201710990234.9
申请日：2017-10-23
Applicant: 台湾积体电路制造股份有限公司
Abstract: 三维(3D)集成电路(IC)包括第一IC管芯和第二IC管芯。第一IC管芯包括第一半导体衬底以及位于第一半导体衬底上方的第一互连结构。并且第二IC管芯包括第二半导体衬底以及将第二半导体衬底与第一互连结构分隔开的第二互连结构。密封环结构将第一互连结构与第二互连结构分隔开并且外围围绕第一IC管芯和第二IC管芯之间的气体储存器。密封环结构包括配置为允许气体在气体储存器和围绕3D IC的周围环境之间穿过的侧壁排气开口结构。本发明的实施例还涉及密封环结构及其形成方法。
-
公开(公告)号：CN110838481A
公开(公告)日：2020-02-25
申请号：CN201910519438.3
申请日：2019-06-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L25/18 , H01L23/48 , H01L21/768 , H01L23/482 , H01L21/60
Abstract: 本发明实施例涉及用于堆叠集成电路的混合接合技术。本发明一些实施例提供一种三维3D集成电路IC以及制造三维3D集成电路IC的方法。在一些实施例中，第二IC裸片通过第一接合结构接合到第一IC裸片。所述第一接合结构接触所述第一IC裸片的第一互连结构和所述第二IC裸片的第二互连结构，且具有混合接合在一起的第一部分和第二部分。第三IC裸片通过第三接合结构接合到所述第二IC裸片。所述第三接合结构包括贯穿所述第二IC裸片的所述第二衬底放置的第二TSV(贯穿衬底通路)且包含根据本发明的各种实施例的各种接合结构。
-
公开(公告)号：CN108550694A
公开(公告)日：2018-09-18
申请号：CN201810293503.0
申请日：2013-07-12
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明提供了一种半导体存储器件。该器件包括：具有反铁磁材料并设置在第一电极上方的固定层；设置在该固定层上方的被固定层；设置在该被固定层上方的隧道层，设置在该隧道层上方的自由层以及设置在该自由层上方的保护层。该保护层包括金属氧化物和金属氮化物材料。本发明提供磁阻随机存取存储器单元及其制造方法。
-
公开(公告)号：CN108231694A
公开(公告)日：2018-06-29
申请号：CN201710990234.9
申请日：2017-10-23
Applicant: 台湾积体电路制造股份有限公司
Abstract: 三维(3D)集成电路(IC)包括第一IC管芯和第二IC管芯。第一IC管芯包括第一半导体衬底以及位于第一半导体衬底上方的第一互连结构。并且第二IC管芯包括第二半导体衬底以及将第二半导体衬底与第一互连结构分隔开的第二互连结构。密封环结构将第一互连结构与第二互连结构分隔开并且外围围绕第一IC管芯和第二IC管芯之间的气体储存器。密封环结构包括配置为允许气体在气体储存器和围绕3D IC的周围环境之间穿过的侧壁排气开口结构。本发明的实施例还涉及密封环结构及其形成方法。
-
公开(公告)号：CN106653752A
公开(公告)日：2017-05-10
申请号：CN201610742346.8
申请日：2016-08-26
Applicant: 台湾积体电路制造股份有限公司
Inventor： 李佳叡 , 吴国铭 , 林怡君 , 亚历山大·卡尔尼茨基
IPC: H01L27/092 , H01L21/8238
Abstract: 本发明的实施例提供了一种半导体器件，包括第一晶体管和第二晶体管。第一晶体管包括具有第一浓度的第一块状区域中的第一源极区域以及具有第一栅极。第二晶体管包括具有比第一浓度高的第二浓度的第二块状区域中的第二源极区域。第二源极区域与第一源极区域和第一栅极连接。
-
-
-
-
-
-
-
-
-
Search Results
74
records
(took 0.07 seconds)
