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公开(公告)号：CN109216455B
公开(公告)日：2023-06-16
申请号：CN201711269041.0
申请日：2017-12-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/423 , H10B10/00 , H01L21/768
Abstract: 本发明的实施例提供了半导体器件及其形成方法。静态随机存取存储(SRAM)单元包括均在第一方向延伸的第一栅极和第二栅极。第一间隙在第一方向上将第一栅极与第二栅极分隔。SRAM单元包括在第一方向上延伸的Vcc接触件。第二间隙在垂直于第一方向的第二方向上将Vcc接触件与第一栅极分隔。Vcc接触件的区段在第一方向上没有与第一间隙重叠。SRAM单元包括在第一方向上延伸的Vss接触件。第三间隙在第二方向上将Vss接触件与第一栅极分隔。Vss接触件的区段被设置为邻近第一间隙。Vss接触件在第二个方向上小于Vcc接触件。
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公开(公告)号：CN115249719A
公开(公告)日：2022-10-28
申请号：CN202210084432.X
申请日：2022-01-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
Abstract: 本发明涉及具有由BDTI结构围绕的图像感测元件的图像传感器以及相关的形成方法。在一些实施例中，第一图像感测元件和第二图像感测元件在图像感测管芯内彼此相邻布置。像素介电堆叠件沿图像感测管芯的位于图像感测元件上面的背面设置。像素介电堆叠件包括第一高k介电层和第二高k介电层。BDTI结构设置在第一图像感测元件和第二图像感测元件之间并且从图像传感器管芯的背面延伸至图像传感器管芯内的位置。BDTI结构包括由隔离介电堆叠件围绕的沟槽填充层。像素介电堆叠件具有与隔离介电堆叠件的组分不同的组分。
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公开(公告)号：CN115101517A
公开(公告)日：2022-09-23
申请号：CN202210712903.7
申请日：2019-06-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L25/18 , H01L23/48 , H01L21/768 , H01L23/482 , H01L21/60
Abstract: 本发明实施例涉及用于堆叠集成电路的混合接合技术。本发明一些实施例提供一种三维3D集成电路IC以及制造三维3D集成电路IC的方法。在一些实施例中，第二IC裸片通过第一接合结构接合到第一IC裸片。所述第一接合结构接触所述第一IC裸片的第一互连结构和所述第二IC裸片的第二互连结构，且具有混合接合在一起的第一部分和第二部分。第三IC裸片通过第三接合结构接合到所述第二IC裸片。所述第三接合结构包括贯穿所述第二IC裸片的所述第二衬底放置的第二TSV(贯穿衬底通路)且包含根据本发明的各种实施例的各种接合结构。
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公开(公告)号：CN109427688B
公开(公告)日：2021-12-28
申请号：CN201711291141.3
申请日：2017-12-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8244 , H01L27/11
Abstract: 本发明的实施例提供了静态随机存取存储(SRAM)器件及其相关的制造方法和系统。在衬底上方形成多个栅极堆叠件。通过介电结构围绕栅极堆叠件。在介电结构上方形成多个接触线阻挡图案。使用三个或多个光刻掩模形成接触线阻挡图案。在介电结构中形成多个沟槽。接触线阻挡图案用作介电结构的保护掩模，以防止在介电结构的位于接触线阻挡图案下方的部分中形成沟槽。用导电材料填充沟槽以形成SRAM器件的多条接触线。
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公开(公告)号：CN110838481A
公开(公告)日：2020-02-25
申请号：CN201910519438.3
申请日：2019-06-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L25/18 , H01L23/48 , H01L21/768 , H01L23/482 , H01L21/60
Abstract: 本发明实施例涉及用于堆叠集成电路的混合接合技术。本发明一些实施例提供一种三维3D集成电路IC以及制造三维3D集成电路IC的方法。在一些实施例中，第二IC裸片通过第一接合结构接合到第一IC裸片。所述第一接合结构接触所述第一IC裸片的第一互连结构和所述第二IC裸片的第二互连结构，且具有混合接合在一起的第一部分和第二部分。第三IC裸片通过第三接合结构接合到所述第二IC裸片。所述第三接合结构包括贯穿所述第二IC裸片的所述第二衬底放置的第二TSV(贯穿衬底通路)且包含根据本发明的各种实施例的各种接合结构。
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Patent Agency Ranking
公开(公告)号：CN109427688A
公开(公告)日：2019-03-05
申请号：CN201711291141.3
申请日：2017-12-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8244 , H01L27/11
Abstract: 本发明的实施例提供了静态随机存取存储(SRAM)器件及其相关的制造方法和系统。在衬底上方形成多个栅极堆叠件。通过介电结构围绕栅极堆叠件。在介电结构上方形成多个接触线阻挡图案。使用三个或多个光刻掩模形成接触线阻挡图案。在介电结构中形成多个沟槽。接触线阻挡图案用作介电结构的保护掩模，以防止在介电结构的位于接触线阻挡图案下方的部分中形成沟槽。用导电材料填充沟槽以形成SRAM器件的多条接触线。
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公开(公告)号：CN109216455A
公开(公告)日：2019-01-15
申请号：CN201711269041.0
申请日：2017-12-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L27/11 , H01L21/768
Abstract: 本发明的实施例提供了半导体器件及其形成方法。静态随机存取存储(SRAM)单元包括均在第一方向延伸的第一栅极和第二栅极。第一间隙在第一方向上将第一栅极与第二栅极分隔。SRAM单元包括在第一方向上延伸的Vcc接触件。第二间隙在垂直于第一方向的第二方向上将Vcc接触件与第一栅极分隔。Vcc接触件的区段在第一方向上没有与第一间隙重叠。SRAM单元包括在第一方向上延伸的Vss接触件。第三间隙在第二方向上将Vss接触件与第一栅极分隔。Vss接触件的区段被设置为邻近第一间隙。Vss接触件在第二个方向上小于Vcc接触件。
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公开(公告)号：CN115224056A
公开(公告)日：2022-10-21
申请号：CN202210114063.4
申请日：2022-01-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
Abstract: 图像传感器的背侧上的沟槽隔离结构内的金属栅格耦接至接触焊盘，使得金属栅格上的电压随着接触焊盘上的电压连续变化。一个或多个导电结构将金属栅格直接耦接至接触焊盘。导电结构可以绕过图像传感器的前侧。金属栅格上的偏置电压可以通过接触焊盘改变，由此可以根据图像传感器的应用、其使用环境或其操作模式动态调整减少串扰和增加量子效率之间的权衡。本申请的实施例还涉及图像传感器及其形成方法。
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公开(公告)号：CN109712960A
公开(公告)日：2019-05-03
申请号：CN201810662285.3
申请日：2018-06-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/535 , H01L21/768 , H01L23/64
Abstract: 本公开实施例涉及具有电感器的集成电路，电感器具有一或多个线圈沿着垂直面排列，垂直面与下方基板相交。在一些实施例中，集成电路包含多个导电布线层，其具有导线和导通孔设置于与第一基板邻接的一或多个介电结构中。这些导电布线层定义出具有一或多个线圈的电感器，这些线圈各自包含垂直延伸区段沿着与第一基板相交的平面排列，垂直延伸区段具有多个上述导线和导通孔。
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公开(公告)号：CN107017165B
公开(公告)日：2019-12-13
申请号：CN201611202448.7
申请日：2016-12-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L21/8244 , H01L27/11 , H01L29/10 , H01L29/78
Abstract: 在制造SRAM的方法中，第一伪图案形成在衬底上方，第一至第三掩模层形成在衬底上。中间伪图案形成在第一伪图案的侧壁上。去除第一伪图案，从而留下中间伪图案。通过使用中间伪图案来图案化第三掩模层，由此图案化第二掩模层，从而形成第二伪图案。侧壁间隔件层形成在第二伪图案的侧壁上。去除第二伪图案，从而留下侧壁间隔件层以作为衬底上方的硬掩模图案，由此图案化第一掩模层。通过使用图案化的第一掩模层来图案化衬底。多个SRAM单元的每一个都被单元边界限定，在该单元边界内，仅包括两个第一伪图案。本发明的实施例还提供了一种静态随机存取存储器及其制造方法。
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