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公开(公告)号：CN113205845A
公开(公告)日：2021-08-03
申请号：CN202110109714.6
申请日：2021-01-27
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
Abstract: 一种存储器器件，包含存储单元阵列以及可操作地耦合到存储阵列的多个外围电路。电力控制电路可配置成单独地控制对多个外围电路和存储单元阵列中的每一个的电力施加。跨不同电力域插入开关器件以针对连接到不同电力域的外围电路实现相同顺序唤醒路径可减小峰值电流。
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公开(公告)号：CN110830028A
公开(公告)日：2020-02-21
申请号：CN201910609307.4
申请日：2019-07-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/0185 , G11C11/412
Abstract: 电平转换器被配置为接收第一电压域的输入信号并输出第二电压域的输出信号。输入端子被配置为接收第一电压域的输入信号。第一感测电路被配置为将输入信号从第一电压域转换为第二电压域，并且第二感测电路被配置为将输入信号从第一电压域转换为第二电压域。使能电路被配置为响应于使能信号而使相应的第一和第二输出端子处的第一和第二输出信号的电压电平均衡。第一和第二感测电路被配置为响应于使能信号和输入信号而在第一和第二输出端子处输出第二电压域的互补输出信号。本发明的一些实施例还提供了电平转换方法和电平转换系统。
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公开(公告)号：CN106560895B
公开(公告)日：2019-12-10
申请号：CN201610750177.2
申请日：2016-08-29
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413 , G06F17/50
Abstract: 存储器器件包括：用于控制存储器器件的读操作或写操作的跟踪控制电路。跟踪控制电路包括多个跟踪单元，其中，跟踪单元的时序特性仿真位单元在存储器器件的写操作或读操作期间的时序特性。存储器器件还包括：用于配置跟踪控制电路的跟踪单元的数量的至少两条参考字线；和配置为激活至少两条参考字线中的一条或多条的选择电路。本发明的实施例还提供了能够在多种低压下工作而不降低性能的SRAM器件及其方法。
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公开(公告)号：CN108962312A
公开(公告)日：2018-12-07
申请号：CN201810494280.4
申请日：2018-05-22
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/419
Abstract: 一种半导体存储器装置，包括：多个存储单元，配置成存储数字数据；以及输入复用器，配置成实现从多个存储单元选择特定存储单元。半导体存储器装置进一步包括：读取/写入驱动电路，配置成从选择的存储单元读取数据以及将数据写入选择的存储单元；以及写入逻辑块，配置成将逻辑控制提供到读取/写入驱动电路以用于将数据写入选择的存储单元。读取/写入驱动电路可通过数据线及倒置数据线耦合到读取/写入输入复用器，且选择的存储单元的读取操作及写入操作发生于相同数据线及倒置数据线。
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公开(公告)号：CN104425006B
公开(公告)日：2017-09-12
申请号：CN201310547975.1
申请日：2013-11-06
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
CPC classification number: G11C5/06 , G11C7/12 , G11C8/08 , G11C8/10 , G11C11/418 , G11C2213/71 , G11C2213/78
Abstract: 本发明公开了一种新型静态随机存取存储（SRAM）器件，包括：多个存储器阵列层，其中的一层垂直地设置在另一层的上方；设置在每个存储器阵列层上的层译码器电路；设置在每个层阵列层上的字线驱动器电路；多个互补位线对，每个互补位线对都垂直地延伸以连接每个存储器阵列层中的存储单元。每个存储器阵列层都包括设置在其上的多个存储单元和字线。每根字线都连接至其所在的存储器阵列层上的多个存储单元。每个层译码器电路都被配置为对SRAM地址的一部分进行译码，以选择存储单元所在的存储器阵列层，如果SRAM地址与层译码器电路所在的存储器阵列层上的存储单元相对应。每个字线驱动器电路都被配置为驱动其所在的存储器阵列层上的字线。
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Patent Agency Ranking
公开(公告)号：CN102347065A
公开(公告)日：2012-02-08
申请号：CN201110034692.8
申请日：2011-01-30
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/4063 , G11C11/4091 , G11C11/4097
CPC classification number: G11C11/4097 , G11C5/063
Abstract: 本发明揭露一种集成电路、装置及其制造方法。此集成电路包含存储阵列电路，此存储阵列电路具有数条位线，这些位线是以一共享布局间隙高度来耦接至数条位存储单元列。此存储阵列电路包含数个次阵列、数条多重分开位线以及感应放大器。在制造方法中，首先提供存储阵列。接着，将存储阵列中的位存储单元列分为m个区段。然后，将m条分开位线耦接至m个区段，以从位存储单元的选定一者接收数据。接着，将多重输入感应放大器耦接至m条分开位线。然后，在多重输入感应放大器中侦测从选定存储单元而来的数据，并从多重输入感应放大器输出全域位线信号。
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公开(公告)号：CN113488095B
公开(公告)日：2024-02-23
申请号：CN202110680897.7
申请日：2021-06-18
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供了一种设计电路的方法。该方法包括：设置电路；选择该电路中的第一NMOS鳍式场效应晶体管；以及将具有第一鳍数量的第一NMOS鳍式场效应晶体管替换为具有第二鳍数量的第二NMOS鳍式场效应晶体管和具有第三鳍数量的第三NMOS鳍式场效应晶体管，其中，第二鳍数量与第三鳍数量之和等于第一鳍数量。本发明的实施例还提供了一种SRAM器件。
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公开(公告)号：CN117409825A
公开(公告)日：2024-01-16
申请号：CN202310966079.2
申请日：2023-08-02
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种记忆体装置、感测放大器系统以及记忆体阵列操作方法，记忆体装置包括具有连接至区域位元线及字元线的记忆体单元的记忆体组。第一区域数据闩锁连接至区域位元线，并具有用以接收第一区域时脉信号的启用端子。字元线闩锁用以闩锁字元线选择信号，并具有用以接收第二区域时脉信号的启用端子。第一全域数据闩锁通过全域位元线连接至第一区域数据闩锁，且第一全域数据闩锁具有用以接收全域时脉信号的启用端子。全域地址闩锁连接至字元线闩锁，并具有用以接收全域时脉信号的启用端子。组选择闩锁用以闩锁组选择信号，并具有用以接收第二区域时脉信号的启用端子。
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公开(公告)号：CN110830028B
公开(公告)日：2023-06-23
申请号：CN201910609307.4
申请日：2019-07-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/0185 , G11C11/412
Abstract: 电平转换器被配置为接收第一电压域的输入信号并输出第二电压域的输出信号。输入端子被配置为接收第一电压域的输入信号。第一感测电路被配置为将输入信号从第一电压域转换为第二电压域，并且第二感测电路被配置为将输入信号从第一电压域转换为第二电压域。使能电路被配置为响应于使能信号而使相应的第一和第二输出端子处的第一和第二输出信号的电压电平均衡。第一和第二感测电路被配置为响应于使能信号和输入信号而在第一和第二输出端子处输出第二电压域的互补输出信号。本发明的一些实施例还提供了电平转换方法和电平转换系统。
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公开(公告)号：CN114825884A
公开(公告)日：2022-07-29
申请号：CN202210055325.4
申请日：2022-01-18
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种位元线预充电电路以及对位元线预充电的方法。当一位元线预充电范围落在预定预充电规定范围内时，以位元线预充电电路内部的时脉信号为基准，对位元线进行预充电。当一位元线预充电范围落在预定预充电规定范围外时，以位元线预充电电路外部的时脉信号为基准，对位元线进行预充电。
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