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    3D存储器件及其制造方法
    11.
    发明公开
    3D存储器件及其制造方法 有权

    公开(公告)号：CN109192735A

    公开(公告)日：2019-01-11

    申请号：CN201811197283.8

    申请日：2018-10-15

    申请人： 长江存储科技有限责任公司

    发明人： 张富山 ,  杨号号 ,  张若芳 ,  张勇 ,  薛家倩 ,  李思晢

    IPC分类号： H01L27/11582 ,  H01L27/1157 ,  H01L27/115

    CPC分类号： H01L27/11582 ,  H01L27/115 ,  H01L27/1157

    摘要： 本申请公开了一种3D存储器件及其制造方法。3D存储器件包括：衬底；位于所述衬底上方的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；与所述叠层结构和所述衬底邻接的多层介质层，以及贯穿所述多层介质层的接触孔，其中，所述多层介质层的蚀刻速率不完全相同。该3D存储器件采用具有不同蚀刻速率的介质层来覆盖叠层结构和衬底，并通过设置不同介质层的排列来控制蚀刻速度，有利于在高深宽比蚀刻工艺中对结构顶部关键尺寸和底部关键尺寸进行控制，从而提高3D存储器件的良率和可靠性。

    制造具有垂直沟道结构的半导体装置的方法
    13.
    发明公开
    制造具有垂直沟道结构的半导体装置的方法 审中-实审

    公开(公告)号：CN109148470A

    公开(公告)日：2019-01-04

    申请号：CN201710452586.9

    申请日：2017-06-15

    申请人： 三星电子株式会社

    发明人： 赵成洙

    IPC分类号： H01L27/11578 ,  H01L27/11582

    CPC分类号： H01L27/11578 ,  H01L27/11582

    摘要： 提供了一种制造具有垂直沟道结构的半导体装置的方法。所述方法包括：(a)通过在基底上分别交替地堆叠层间绝缘层和牺牲层n次来形成堆叠结构；(b)在堆叠结构上形成掩模图案；(c)通过使用掩模图案作为蚀刻掩模来选择性地蚀刻作为堆叠结构的最上面的层间绝缘层的第n层间绝缘层；(d)通过使用掩模图案作为蚀刻掩模来选择性地蚀刻作为堆叠结构的最上面的牺牲层的第n牺牲层；(e)蚀刻掩模图案的侧壁；(f)通过使用蚀刻的掩模图案作为蚀刻掩模来选择性地蚀刻多个层间绝缘层；(g)通过使用蚀刻的掩模图案作为蚀刻掩模来选择性地蚀刻多个牺牲层；(h)通过重复操作(e)至(g)来形成阶梯结构。可以防止半导体装置的穿孔缺陷并且可以通过减少光刻工艺的数量来减少工艺成本。

    制造半导体器件的方法与3D存储器件
    14.
    发明公开
    制造半导体器件的方法与3D存储器件 有权

    公开(公告)号：CN109148453A

    公开(公告)日：2019-01-04

    申请号：CN201811095237.7

    申请日：2018-09-19

    申请人： 长江存储科技有限责任公司

    发明人： 胡斌 ,  肖莉红

    IPC分类号： H01L27/115 ,  H01L27/11582 ,  H01L27/1157

    CPC分类号： H01L27/115 ,  H01L27/1157 ,  H01L27/11582

    摘要： 本申请公开了一种制造半导体器件的方法与3D存储器件。该方法包括：在半导体衬底上形成绝缘叠层结构，包括交替堆叠的第一层间绝缘层与第二层间绝缘层；贯穿所述绝缘叠层结构形成隔离结构；将所述隔离结构一侧的所述第一层间绝缘层替换为栅极导体，形成第一栅叠层结构；以及将所述隔离结构另一侧的所述第二层间绝缘层替换为栅极导体，形成第二栅叠层结构，其中，所述第一隔离结构将所述第一栅叠层结构与所述第二栅叠层结构分隔，在与所述半导体衬底表面垂直的方向上，所述第一栅叠层结构的栅极导体和所述第二栅叠层结构的栅极导体错开设置。通过将第一栅叠层结构的栅极导体和第二栅叠层结构的栅极导体错开设置，从而增大了半导体器件的存储密度，提高了半导体器件的空间利用率。

    半导体存储器装置及其制造方法
    15.
    发明授权
    半导体存储器装置及其制造方法 有权

    公开(公告)号：CN105047668B

    公开(公告)日：2018-12-11

    申请号：CN201510219952.7

    申请日：2015-04-30

    申请人： 三星电子株式会社

    发明人： 李俊熙 ,  朴镇泽

    IPC分类号： H01L27/115

    CPC分类号： H01L27/11582 ,  H01L27/11565 ,  H01L27/1157 ,  H01L29/4234 ,  H01L29/66833 ,  H01L29/7926

    摘要： 本发明提供了半导体存储器装置及其制造方法。一种半导体存储器装置包括堆叠栅极结构，其沿着与衬底水平的第一方向彼此间隔开。堆叠栅极结构中的每一个包括交替和重复地堆叠在衬底上的绝缘层和栅电极。垂直沟道结构穿透堆叠栅极结构。源极插线设置在堆叠栅极结构之间。源极插线与衬底接触并且沿着与第一方向交叉的第二方向延伸。与源极插线接触的衬底包括沿着第二方向形成的多个突出区。突出区中的每一个具有第一宽度，并且突出区以大于第一宽度的第一距离彼此间隔开。

    一种三维半导体存储器及其制备方法
    16.
    发明公开
    一种三维半导体存储器及其制备方法 无效

    公开(公告)号：CN108962912A

    公开(公告)日：2018-12-07

    申请号：CN201810764336.3

    申请日：2018-07-12

    申请人： 长江存储科技有限责任公司

    发明人： 王恩博 ,  杨号号 ,  肖莉红 ,  闾锦 ,  张勇 ,  陶谦 ,  胡禺石 ,  朱宏斌 ,  吕震宇

    IPC分类号： H01L27/11582

    CPC分类号： H01L27/11582

    摘要： 本发明提供了一种三维半导体存储器，包括：衬底、位于该衬底上的第一堆叠结构、位于该第一堆叠结构上的第二堆叠结构、垂直于该衬底的上表面的第一沟道孔、垂直于该衬底的上表面的第二沟道孔和中间导电部，该中间导电部位于该第一沟道孔和该第二沟道孔之间，与第一沟道孔中的第一沟道层、沟道孔中的第二沟道层都接触；还包括与该第二沟道孔对应的第二存储层，该第二存储层与该中间导电部隔离。本发明所提供的三维半导体存储及其制备方法，由于将第二存储层与中间导电部隔离，所以能够较好的避免沟道层与中间导电部之间形成曲折回路，使得中间导电部更容易被反型，从而电子迁移率更高。因此本发明可以提高三维存储器的编程和擦写性能。