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公开(公告)号：CN110137178B
公开(公告)日：2022-04-01
申请号：CN201910318434.9
申请日：2019-04-19
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11556 , H01L27/11582
摘要： 公开了一种3D存储器件及其制造方法，包括：在衬底上形成第一叠层结构；形成贯穿第一叠层结构的第一柱体；在第一叠层结构上形成第二叠层结构；形成贯穿第二叠层结构的第二柱体；去除第一柱体和第二柱体的一部分，形成沟道孔；以及在沟道孔内形成沟道柱，其中，第一柱体至少包括线性氧化层和多晶硅层，第二柱体至少包括线性氧化层；第一柱体和第二柱体的线性氧化层在第一叠层结构和第二叠层结构的边界处断开，且在断开处沟道柱连续延伸。本发明实施例在第一叠层结构内形成线性氧化层和多晶硅层，在第二叠层结构内形成线性氧化层，在刻蚀多晶硅层时两层叠层结构内的线性氧化层可以避免连接处叠层结构受损，从而提高3D存储器件的良率和可靠性。
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公开(公告)号：CN113035883A
公开(公告)日：2021-06-25
申请号：CN202110214761.7
申请日：2018-07-12
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/1157 , H01L27/11582
摘要： 本发明公开了一种三维存储器及其制造方法。其中，三维存储器包括：栅极叠层结构，包括若干层间隔排列的栅极；穿过所述栅极叠层结构的沟道结构，所述沟道结构包括沿所述栅极的堆叠方向依次设置的下沟道柱、导电连接层、上沟道柱；所述上沟道柱包括：上沟道层，下端延伸至所述导电连接层内并与所述导电连接层接触；上存储器层，环绕部分所述上沟道层，且位于所述导电连接层的顶面之上；所述下沟道柱包括：下沟道层，上端延伸至所述导电连接层并与所述导电连接层接触；下存储器层，环绕部分所述下沟道层，且位于所述导电连接层的底面之下；其中，所述导电连接层、所述上沟道层以及所述下沟道层的材料相同。
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公开(公告)号：CN111564445A
公开(公告)日：2020-08-21
申请号：CN202010240421.7
申请日：2020-03-31
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11565 , H01L27/1157 , H01L27/11582
摘要： 本申请公开了一种3D存储器件及其制造方法。该3D存储器件制造方法包括：在半导体衬底上形成具有台阶状的绝缘叠层结构，每个台阶包括牺牲层以及位于牺牲层下方的层间绝缘层；在牺牲层暴露的至少部分表面形成保护层；在保护层上方形成覆盖绝缘叠层结构的介质层；将牺牲层替换为栅极导体层以形成栅叠层结构；在至少一个所述台阶上形成与所述栅极导体层连通的导电通道，其中，保护层作为形成导电通道的停止层，导电通道与栅极导体层至少部分接触。该制造方法通过在叠层结构表面处理形成保护层，并以保护层作为停止层执行刻蚀工艺进而形成台阶区接触，在单层介质叠层厚度减小的情况下降低了刻蚀难度，提升了存储器件的可靠性。
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公开(公告)号：CN111403414A
公开(公告)日：2020-07-10
申请号：CN202010236262.3
申请日：2020-03-30
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/1157 , H01L27/11582
摘要： 本发明涉及半导体制造技术领域，尤其涉及一种三维存储器及其形成方法。所述一种三维存储器形成方法包括如下步骤：提供一衬底；形成堆叠结构于所述衬底表面，所述堆叠结构包括沿垂直于所述衬底的方向交替叠置的牺牲层和层间绝缘层；所述层间绝缘层中具有掺杂元素，所述掺杂元素用于增强所述层间绝缘层的化学稳定性。本发明增强了所述层间绝缘层对酸碱试剂的抗腐蚀性，使得在后续的沟道孔刻蚀以及酸性试剂清洗过程中，减少甚至是避免对所述层间绝缘层的影响，有效改善了三维存储器阵列区域的电学性能。
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公开(公告)号：CN107731831B
公开(公告)日：2019-12-17
申请号：CN201710733227.0
申请日：2017-08-24
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11529 , H01L27/11551 , H01L27/11573 , H01L27/11578 , H01L21/768
摘要： 本发明提供了一种改善接触孔插塞氧化物凹陷的工艺方法，通过在经化学机械研磨工艺(CMP)处理的接触孔堆叠结构的表面插入一层硬质的化学机械研磨截止层，来实现随后通过化学机械研磨工艺(CMP)，将原子层沉积工艺(ALD)沉积顶层选择栅切线氧化物材料步骤中形成的多余的顶层选择栅切线氧化物材料层去除，从而在随后等离子体增强化学的气相沉积法(PECVD)形成的插塞氧化物及堆叠结构中不再有原子层沉积工艺(ALD)沉积的氧化物层，也因此，在随后的接触孔(Channel Hole)湿法刻蚀工艺(如DHF湿法刻蚀)中，避免了由于原子层沉积工艺(ALD)沉积的氧化物层的过快刻蚀而导致的接触孔(Channel Hole)的弯曲状(Bowing Profile)形貌的加剧，从而提高了3D NAND闪存的整体性能。
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公开(公告)号：CN110137178A
公开(公告)日：2019-08-16
申请号：CN201910318434.9
申请日：2019-04-19
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11556 , H01L27/11582
摘要： 公开了一种3D存储器件及其制造方法，包括：在衬底上形成第一叠层结构；形成贯穿第一叠层结构的第一柱体；在第一叠层结构上形成第二叠层结构；形成贯穿第二叠层结构的第二柱体；去除第一柱体和第二柱体的一部分，形成沟道孔；以及在沟道孔内形成沟道柱，其中，第一柱体至少包括线性氧化层和多晶硅层，第二柱体至少包括线性氧化层；第一柱体和第二柱体的线性氧化层在第一叠层结构和第二叠加结构的边界处断开，且在断开处沟道柱连续延伸。本发明实施例在第一叠层结构内形成线性氧化层和多晶硅层，在第二叠层结构内形成线性氧化层，在刻蚀多晶硅层时两层叠层结构内的线性氧化层可以避免连接处叠层结构受损，从而提高3D存储器件的良率和可靠性。
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公开(公告)号：CN107658223B
公开(公告)日：2019-04-12
申请号：CN201710733224.7
申请日：2017-08-24
申请人： 长江存储科技有限责任公司
IPC分类号： H01L21/311 , H01L21/3213 , H01L27/1157 , H01L27/11578
摘要： 本发明提供了一种3D NAND闪存结构中多晶硅插塞的制备工艺，采用干法刻蚀工艺替换了常规工艺中的第一次化学机械抛光的平坦化处理工艺，由于干法刻蚀的刻蚀气体通常具有选择性，因此可以通过选择刻蚀气体的种类来控制刻蚀的对象，从而使刻蚀精确截止于想要停留的空间位置；而由于干法刻蚀具有更高的精度和可控性，能够有效彻底的去除多余的多晶硅和顶层氮化硅，同时尽量避免对于氧化物的去除。因此，能够有效避免了多晶硅的残留，并保证多晶硅插塞高度和形貌的均匀性，从而提高产品性能。
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公开(公告)号：CN107731840B
公开(公告)日：2019-01-29
申请号：CN201710733232.1
申请日：2017-08-24
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/1157 , H01L27/11578 , H01L21/311 , H01L21/316 , H01L21/3105
摘要： 本发明提供了一种3D NAND闪存结构的制备工艺，通过在两次CMP平坦化的工艺步骤中增加了磷酸溶液的湿法刻蚀工艺来有效去除O/N堆叠结构最上层的硬质氮化硅层和ONO堆叠结构中邻近所述多晶硅插塞的一部分氮化硅存储层，从而避免ONO堆叠结构中的氮化硅存储层在水平方向上与多晶硅插塞平齐，进而避免了加压时有电子穿过氧化物隧穿层而被氮化硅存储层捕获；同时，控制刻蚀后ONO堆叠结构中的氮化硅存储层的高度高于顶层选择栅(TSG)的高度，从而保证产品的性能。本发明的上述工艺能够有效避免了掺杂离子的减少和阈值电压的劣化，从而提高了产品的整体性能。
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公开(公告)号：CN107591409B
公开(公告)日：2019-01-18
申请号：CN201710733221.3
申请日：2017-08-24
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11578
摘要： 本发明提供了一种3D NAND闪存中沟道结构的制作方法，通过将堆叠结构的刻蚀与硅外延层表面硅槽的形成相隔离的工艺步骤，在干法刻蚀工艺中，避免了使用氟基气体混合物作为等离子体刻蚀的刻蚀气体，从而避免对于沟道侧壁和硅外延层的破坏；同时也避免了使用高能离子轰击对于硅外延层的破坏，以及造成的硅外延层界面高度的不均匀性等问题；通过多晶硅和帽氧化物层的湿法去除，顺便形成了硅外延层表面的硅槽，能够有效控制浅硅槽的形成，从而获得好的二次多晶硅的沉积效果，避免了L脚缺陷的出现。通过上述工艺，能够获得更为良好和均匀的外延生长和二次多晶硅沉积效果，从而优化3D NAND闪存中的沟道结构，并提高了3D NAND闪存产品的整体性能。
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公开(公告)号：CN107731671A
公开(公告)日：2018-02-23
申请号：CN201710733222.8
申请日：2017-08-24
申请人： 长江存储科技有限责任公司
IPC分类号： H01L21/225 , H01L27/11568 , H01L27/11578
摘要： 本发明提供了一种3D NAND闪存结构中改善硅外延生长中离子注入硼元素扩散的工艺，通过采用含有F和/或Cl的气体对硅外延生长的硅槽界面进行等离子体处理，能够有效将硅外延生长界面的单晶硅破坏进而转化为非晶硅，而非晶硅界面的硅外延生长速度要比单晶硅界面的硅外延生长速度慢，从而有利于形成硅外延层与衬底之间的空位(Void)；形成的空位(Void)成为了硼元素界面扩散的屏障(Barrier)，有效阻挡了离子注入掺杂的硼元素从硅外延层扩散至硅衬底，从而提高了硅外延层的阈值电压(Vt)特性，进而最终提高了3D NAND闪存的整体性能。
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