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公开(公告)号：CN109545794A
公开(公告)日：2019-03-29
申请号：CN201811299755.0
申请日：2018-11-02
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/1157 , H01L27/11582
摘要： 本发明公开了一种3D存储器件及其制造方法。所述3D存储器件包括：衬底；堆叠于所述衬底上方的第一叠层结构和堆叠与所述第一叠层结构上方的第二叠层结构，以及贯穿所述第一叠层结构和所述第二叠层结构的多个沟道柱，其中，所述沟道柱的沟道叠层位于所述第一叠层结构和所述第二叠层结构界面处的至少一部分平整表面上。其制作方法包括：在衬底上形成第一叠层结构；在所述第一叠层结构上形成保护层；形成贯穿所述保护层与第一叠层结构的第一柱体；在所述保护层上形成第二叠层结构；形成贯穿所述第二叠层结构的第二柱体；连通多个所述第一柱体和多个所述第二柱体；去除所述保护层并形成沟道叠层。
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公开(公告)号：CN109496357A
公开(公告)日：2019-03-19
申请号：CN201880001908.0
申请日：2018-09-27
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/1157 , H01L27/11575 , H01L27/11582
摘要： 半导体器件包括在半导体器件的衬底之上沿垂直方向堆叠的一串晶体管。该串可以包括第一子串、设置在第一子串之上的沟道连接体和第二子串。第一子串包括第一沟道结构，该第一沟道结构具有沿垂直方向延伸的第一沟道层和第一栅极电介质结构。第二子串堆叠在沟道连接体之上，并且具有第二沟道结构，该第二沟道结构包括沿垂直方向延伸的第二沟道层和第二栅极电介质结构。电耦合第一和第二沟道层的沟道连接体设置在第二栅极电介质结构下方，以使得能够在第二沟道层的底部区域中形成导电路径。底部区域与第二子串中的最下面的晶体管相关联。
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公开(公告)号：CN109417072A
公开(公告)日：2019-03-01
申请号：CN201880001699.X
申请日：2018-09-13
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/1157 , H01L27/11575 , H01L27/11582
摘要： 在存储器件中，在衬底之上形成包括第一沟道结构、多个第一字线层和第一绝缘层的下存储单元串。所述第一沟道结构从衬底伸出，并且穿过所述第一字线层和所述第一绝缘层。堆栈间触点形成在所述下存储单元串之上并与所述第一沟道结构连接。在堆栈间触点之上形成上存储单元串。所述上存储单元串包括第二沟道结构、多个第二字线和第二绝缘层。所述第二沟道结构穿过所述第二字线和所述第二绝缘层，并且延伸到堆栈间触点中，并且进一步横向延伸到所述第二绝缘层中。所述第二沟道结构的沟道电介质区在所述堆栈间触点上方。
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公开(公告)号：CN109390347A
公开(公告)日：2019-02-26
申请号：CN201811169224.X
申请日：2018-10-08
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/1157 , H01L27/11578 , H01L27/11551 , H01L27/11524
摘要： 本发明实施例公开了一种三维存储器件的形成方法及三维存储器件，其中，所述方法包括：沿三维存储器件下叠层的上表面，向下通道孔填充多晶硅，以在所述下叠层的上表面沉积第一多晶硅层，以及在所述下通道孔沉积第二多晶硅层；打磨去除所述第一多晶硅层和预设厚度的下叠层；在打磨后的下叠层之上沉积第一材料层；在所述第一材料层之上沉积形成上叠层；刻蚀所述上叠层，以形成与所述下通道孔对应的上通道孔。
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公开(公告)号：CN114284291A
公开(公告)日：2022-04-05
申请号：CN202111647275.0
申请日：2021-12-30
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/1157 , H01L27/11582
摘要： 本发明涉及一种三维存储器、三维存储器的制作方法及存储系统，包括：形成基底；在基底上形成贯穿有第一沟道孔的第一堆栈结构，第一堆栈结构包括在垂直于基底的方向上多层交替层叠设置的第一栅极牺牲层和第一绝缘层，且第一堆栈结构远离基底的一端为第一栅极牺牲层；在第一堆栈结构上形成贯穿有第二沟道孔的第二堆栈结构，第一沟道孔与第二沟道孔连通；在第一沟道孔和第二沟道孔中形成沟道结构，从而，能够改善三维存储器中栅极层之间漏电的问题，提高了三维存储器的良率及可靠性。
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公开(公告)号：CN111293123B
公开(公告)日：2021-02-26
申请号：CN202010112351.7
申请日：2018-09-13
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/1157 , H01L27/11575 , H01L27/11582
摘要： 新颖的3D NAND存储器件及其形成方法。在存储器件中，在衬底之上形成包括第一沟道结构、多个第一字线层和第一绝缘层的下存储单元串。所述第一沟道结构从衬底伸出，并且穿过所述第一字线层和所述第一绝缘层。堆栈间触点形成在所述下存储单元串之上并与所述第一沟道结构连接。在堆栈间触点之上形成上存储单元串。所述上存储单元串包括第二沟道结构、多个第二字线和第二绝缘层。所述第二沟道结构穿过所述第二字线和所述第二绝缘层，并且延伸到堆栈间触点中，并且进一步横向延伸到所述第二绝缘层中。所述第二沟道结构的沟道电介质区在所述堆栈间触点上方。
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公开(公告)号：CN111430357A
公开(公告)日：2020-07-17
申请号：CN202010279557.9
申请日：2020-04-10
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11524 , H01L27/11548 , H01L27/11556 , H01L27/1157 , H01L27/11575 , H01L27/11582
摘要： 本发明涉及半导体制造技术领域，尤其涉及一种三维存储器的形成方法。所述三维存储器的形成方法包括如下步骤：提供一衬底，所述衬底表面具有第一堆叠层，所述第一堆叠层包括核心区域和位于所述核心区域一侧的台阶区域，所述核心区域背离所述台阶区域的一侧为倾斜侧面，所述核心区域内具有第一沟道孔；形成至少覆盖所述倾斜侧面的牺牲层；沉积填充材料于所述第一堆叠层，形成填充所述第一沟道孔的填充层，覆盖于所述牺牲层表面的所述填充材料形成残留层；去除所述牺牲层，所述残留层随所述牺牲层的去除而剥离。本发明实现了对残留层的充分去除，避免了残余的所述残留层对后续工艺的影响。
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公开(公告)号：CN111403413A
公开(公告)日：2020-07-10
申请号：CN202010234341.0
申请日：2018-10-23
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/1157 , H01L27/11582
摘要： 公开了3D存储设备及其形成方法的实施例。在示例中，一种3D存储设备包括：存储器叠层，所述存储器叠层包括交错的导电层和电介质层；沟道结构，垂直延伸穿过存储器叠层；以及存储器叠层上方的半导体层。沟道结构包括在沟道结构下部中的沟道插塞，沿沟道结构的侧壁的存储膜，以及在存储膜上方并与沟道插塞接触的半导体沟道。半导体层包括在半导体沟道上方并与半导体沟道接触的半导体插塞。
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公开(公告)号：CN111312718A
公开(公告)日：2020-06-19
申请号：CN202010114927.3
申请日：2018-09-27
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/1157 , H01L27/11575 , H01L27/11582
摘要： 半导体器件包括在半导体器件的衬底之上沿垂直方向堆叠的一串晶体管。该串可以包括第一子串、设置在第一子串之上的沟道连接体和第二子串。第一子串包括第一沟道结构，该第一沟道结构具有沿垂直方向延伸的第一沟道层和第一栅极电介质结构。第二子串堆叠在沟道连接体之上，并且具有第二沟道结构，该第二沟道结构包括沿垂直方向延伸的第二沟道层和第二栅极电介质结构。电耦合第一和第二沟道层的沟道连接体设置在第二栅极电介质结构下方，以使得能够在第二沟道层的底部区域中形成导电路径。底部区域与第二子串中的最下面的晶体管相关联。
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公开(公告)号：CN109496355B
公开(公告)日：2020-03-27
申请号：CN201880002281.0
申请日：2018-10-23
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11524 , H01L27/11551 , H01L27/1157 , H01L27/11578
摘要： 公开了3D存储设备及其形成方法的实施例。在示例中，一种3D存储设备包括：存储器叠层，所述存储器叠层包括交错的导电层和电介质层；沟道结构，垂直延伸穿过存储器叠层；以及存储器叠层上方的半导体层。沟道结构包括在沟道结构下部中的沟道插塞，沿沟道结构的侧壁的存储膜，以及在存储膜上方并与沟道插塞接触的半导体沟道。半导体层包括在半导体沟道上方并与半导体沟道接触的半导体插塞。
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