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公开(公告)号：CN106981474A
公开(公告)日：2017-07-25
申请号：CN201610729455.6
申请日：2016-08-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L21/768
CPC classification number: H01L28/60 , H01L23/5223 , H01L21/76838 , H01L21/76898
Abstract: 公开了一种半导体器件及其制造方法。半导体器件包括衬底、器件层、第一和第二导电层、第一和第二通孔，以及MIM电容器结构。衬底包括有源区和无源区。器件层位于有源区中。第一导电层位于器件层上方。第二导电层位于第一导电层上方，其中第一导电层设置在器件层和第二导电层之间。第一通孔电连接第一和第二导电层。MIM电容器结构位于第一和第二导电层之间并且在无源区中，以及包括第一和第二电极和它们之间的电容器介电层。电容器介电层包括IIIA族金属氧化物或氮化物。第二通孔电连接第二导电层和第一与第二电极中的一个。
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公开(公告)号：CN116133359A
公开(公告)日：2023-05-16
申请号：CN202210926007.0
申请日：2022-08-03
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B10/00
Abstract: 本申请的实施例提供了一种半导体器件以及制造存储器器件的方法，半导体器件包括衬底、衬底上方的第一层和第一层上方的第二层。第一层包括第一鳍结构、与第一鳍结构重叠以形成第一传输门晶体管的第一栅极结构、以及与第一栅极结构分离并与第一鳍结构重叠以形成第二栅极结构的第一下拉晶体管。第二层包括设置在第二栅极结构上方并连接到第二栅极结构的第三栅极结构、设置在第三栅极结构上的第一半导体氧化物结构、以及设置在第一半导体氧化物结构上的第一漏极/源极区和第二漏极/源极区。其中第三栅极结构、第一半导体氧化物结构、第一漏极/源极区和第二漏极/源极区构成第一上拉晶体管。
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公开(公告)号：CN114496024A
公开(公告)日：2022-05-13
申请号：CN202210016544.1
申请日：2022-01-07
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413 , H01L27/112
Abstract: 本发明的实施例提供了一种随机存取存储器件，包含包括M条主字线和R条替换字线的存储体、行/列解码器和冗余熔丝元件阵列。按每字线位故障计数的降序生成排序的主要故障位计数列表。按每字线位故障计数的升序生成排序的替换故障位计数列表。用替换字线自列表的从上到下替换主字线，直到主要故障位计数等于替换故障位计数或直到所有替换字线都用完为止。可选地，可以在替换过程之前按照字线地址的升序或降序对排序的主要故障位计数列表进行重新排序。本发明的实施例还提供了一种制造随机存取存储器件的方法。
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公开(公告)号：CN109578581B
公开(公告)日：2022-03-25
申请号：CN201810343907.6
申请日：2018-04-17
Applicant: 台湾积体电路制造股份有限公司
IPC: F16J15/00
Abstract: 一种包含金属覆盖的密封件、其制造方法及其使用方法。密封件包括主体及设置于主体的至少一表面上的覆盖层。主体包括聚合弹性体，例如全氟化弹性体或氟化弹性体。覆盖层包括至少一金属。密封件可以是密封口、垫圈、O型密封圈、T型密封圈或任何合适的产品。密封件对紫外光和电浆具有耐受性，且可以用于密封半导体制程室。
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公开(公告)号：CN107887254B
公开(公告)日：2021-08-03
申请号：CN201710624915.3
申请日：2017-07-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/02 , H01L21/768 , H01L23/538
Abstract: 本发明实施例公开了一种用于半导体制造的方法。该方法包括接收具有第一表面的器件，通过该表面暴露第一金属或第一金属的氧化物。该方法还包括在第一表面上方沉积具有Si、N、C和O的介电膜，从而使得介电膜在靠近第一表面的介电膜的第一部分中具有比在介电膜的第二部分中更高的N和C浓度，该介电膜的第二部分比第一部分进一步远离第一表面。该方法还包括在介电膜上方形成导电部件。介电膜将导电部件与第一金属或第一金属的氧化物电绝缘。本发明实施例涉及用于半导体制造的改进的介电膜。
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Patent Agency Ranking
公开(公告)号：CN111261660A
公开(公告)日：2020-06-09
申请号：CN201911205480.4
申请日：2019-11-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明提供了一种半导体器件及其形成方法。所述方法包括在衬底上方形成底部电极层。在所述底部电极层上方形成磁隧道结(MTJ)层。在所述MTJ层上方形成顶部电极层。图案化所述顶部电极层。在图案化所述顶部电极层之后，在所述MTJ层和所述底部电极层上实施一个或者多个工艺周期。图案化的顶部电极层、图案化的MTJ层、以及图案化的底部电极层形成MTJ结构。所述一个或者多个工艺周期的每一个包括：在所述MTJ层和所述底部电极层上以第一持续时间实施蚀刻工艺，以及在所述MTJ层和所述底部电极层上以第二持续时间实施磁处理。
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公开(公告)号：CN107039445A
公开(公告)日：2017-08-11
申请号：CN201610823361.5
申请日：2016-09-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11517 , H01L27/11524 , H01L23/62
CPC classification number: H01L27/11206 , H01L23/5252 , H01L27/11517 , H01L23/62 , H01L27/11524
Abstract: 本发明的实施例提供了一种存储单元，包括选择器、与选择器串联连接的熔丝、形成在选择器和熔丝上的接触蚀刻停止层、连接至熔丝的位线以及连接至选择器的字线。接触蚀刻停止层包括用于提高捕获电子的能力的高k电介质，因此增加了存储单元的保持时间。本发明的实施例还提供了存储单元的制造方法。
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公开(公告)号：CN117316771A
公开(公告)日：2023-12-29
申请号：CN202311319701.7
申请日：2018-03-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L21/768 , H01L23/535 , H01L23/532 , H01L29/417 , H01L21/285 , H01L29/78 , H01L29/08 , C23C16/16
Abstract: 一种制作半导体元件的方法包含以下步骤。形成鳍片于基材上。形成栅极横跨鳍片。形成层间介电层以覆盖栅极。蚀刻层间介电层以于层间介电层中形成开口，其中栅极透过开口暴露。使用无氟前驱物来执行化学气相沉积，以于开口中形成栅极接触，其中栅极接触包括钨。
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公开(公告)号：CN113380312B
公开(公告)日：2023-09-22
申请号：CN202110592130.9
申请日：2021-05-28
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例公开了一种存储器阵列测试方法和系统。一种测试非易失性存储器(NVM)阵列的方法，包括：将该NVM阵列加热到目标温度。在将该NVM阵列加热到该目标温度的同时，通过测量该NVM阵列的NVM单元子集的多个电流来获得电流分布，将该NVM阵列的每个NVM单元编程为逻辑高状态或逻辑低状态中的一种，并且对该NVM阵列的每个NVM单元执行第一通过/未通过(P/F)测试和第二通过/未通过(P/F)测试。基于该电流分布以及该第一P/F测试和该第二P/F测试来计算误码率。
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公开(公告)号：CN111261660B
公开(公告)日：2022-11-29
申请号：CN201911205480.4
申请日：2019-11-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供了一种半导体器件及其形成方法。所述方法包括在衬底上方形成底部电极层。在所述底部电极层上方形成磁隧道结(MTJ)层。在所述MTJ层上方形成顶部电极层。图案化所述顶部电极层。在图案化所述顶部电极层之后，在所述MTJ层和所述底部电极层上实施一个或者多个工艺周期。图案化的顶部电极层、图案化的MTJ层、以及图案化的底部电极层形成MTJ结构。所述一个或者多个工艺周期的每一个包括：在所述MTJ层和所述底部电极层上以第一持续时间实施蚀刻工艺，以及在所述MTJ层和所述底部电极层上以第二持续时间实施磁处理。
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