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公开(公告)号：CN1722427A
公开(公告)日：2006-01-18
申请号：CN200510078841.5
申请日：2005-06-23
Applicant: 三星电子株式会社
IPC: H01L23/52 , H01L21/768
CPC classification number: H01L21/76895 , H01L21/76877 , H01L23/485
Abstract: 一种用于半导体器件的互连结构，包括布置在半导体衬底上的层间绝缘层。贯穿所述层间绝缘层的第一接触结构。贯穿所述层间绝缘层的第二接触结构。使第一接触结构连接到所述层间绝缘层上的第二接触结构的金属互连。所述第一接触结构包括依次层叠的第一和第二栓塞，以及所述第二接触结构包括第二栓塞。
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公开(公告)号：CN104637883B
公开(公告)日：2019-06-04
申请号：CN201410641349.3
申请日：2014-11-13
Applicant: 三星电子株式会社
IPC: H01L27/1156
Abstract: 这里提供一种制造非易失性存储装置的方法，该方法包括：在衬底的顶表面上交替地层叠多个绝缘层和多个导电层；形成暴露所述衬底的顶表面以及所述绝缘层的侧表面和所述导电层的侧表面的开口；至少在所述导电层的暴露的侧表面上形成抗氧化层；在所述抗氧化层上形成栅极电介质层，所述栅极电介质层包括顺序形成在所述抗氧化层上的阻挡层、电荷存储层和隧穿层；以及在所述隧穿层上形成沟道区。
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公开(公告)号：CN109192230A
公开(公告)日：2019-01-11
申请号：CN201810918723.8
申请日：2014-01-10
Applicant: 三星电子株式会社
IPC: G11C5/02 , G11C7/02 , G11C7/18 , H01L27/11551 , H01L27/11578 , G11C7/10
CPC classification number: G11C5/025 , G11C7/02 , G11C7/1039 , G11C7/18 , H01L27/11573 , H01L27/11582
Abstract: 根据发明构思的示例实施方式，一种三维半导体器件，包括：存储单元阵列，包括可以三维布置的存储单元，该存储单元阵列包括在平面图中的左侧和其对面的右侧、以及顶侧和其对面的底侧；至少一个字线解码器，邻近于存储单元阵列的左侧和右侧中的至少一个；页面缓冲器，邻近于存储单元阵列的底侧；和串选择线解码器，邻近于存储单元阵列的顶侧和底侧之一。
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公开(公告)号：CN107017264A
公开(公告)日：2017-08-04
申请号：CN201710037082.0
申请日：2017-01-18
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11578
CPC classification number: H01L27/11568 , H01L27/11521 , H01L27/11556 , H01L27/11565 , H01L27/1157 , H01L27/11575 , H01L27/11582 , H01L29/788 , H01L29/792 , H01L27/11551 , H01L27/11578
Abstract: 本公开涉及存储器件。一种存储器件，其包括衬底、多个沟道柱、栅堆叠、层间绝缘层、多个第一沟槽、以及至少一个第二沟槽。衬底包括单元阵列区和连接区。沟道柱在单元阵列区中与衬底的上表面交叉。栅堆叠包括围绕单元阵列区中的构道柱的多个栅电极层。栅电极层在连接区中延伸至不同长度从而形成阶梯式结构。层间绝缘层在栅堆叠上。第一沟槽将栅堆叠和层间绝缘层划分成多个区域。所述至少一个第二沟槽在连接区中的层间绝缘层内并且在第一沟槽之间。
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公开(公告)号：CN102468282A
公开(公告)日：2012-05-23
申请号：CN201110365334.5
申请日：2011-11-17
Applicant: 三星电子株式会社
IPC: H01L25/00 , H01L27/115 , H01L23/528 , H01L21/8247
CPC classification number: H01L21/823475 , H01L27/11519 , H01L27/11548 , H01L27/11556 , H01L27/11565 , H01L27/11575 , H01L27/11582 , H01L29/7926
Abstract: 本发明提供了三维半导体器件及其制造方法。该三维(3D)半导体器件包括：垂直沟道，从衬底附近的下端延伸到上端且连接多个存储单元；以及单元阵列，包括多个单元，其中所述单元阵列布置在设置于衬底上的具有阶梯台阶结构的层的栅堆叠中。栅堆叠包括：下层，包括下选择线，该下选择线耦接到下端附近的下非存储晶体管；上层，包括导电线，该导电线分别耦接到上端附近的上非存储晶体管且连接为单个导电件以形成上选择线；以及中间层，分别包括字线且耦接到单元晶体管，其中中间层设置在下选择线和上选择线之间。
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公开(公告)号：CN101179077B
公开(公告)日：2011-02-23
申请号：CN200710165725.6
申请日：2007-11-06
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/11546 , H01L27/105 , H01L27/11526 , H01L27/11568 , H01L29/518 , H01L29/78
Abstract: 一种非易失性存储器件，包括：包括有单元区和外围电路区的半导体衬底，在所述单元区上的单元栅，以及在所述外围电路区上的外围电路栅极，其中所述单元栅包括所述半导体衬底上的电荷存储绝缘层、所述电荷存储绝缘层上的栅电极以及所述栅电极上的导电层，以及所述外围电路栅极包括所述半导体衬底上的栅绝缘层、所述栅绝缘层上的半导体层、所述半导体层上的欧姆层以及所述欧姆层上的导电层。
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公开(公告)号：CN100521185C
公开(公告)日：2009-07-29
申请号：CN200510078841.5
申请日：2005-06-23
Applicant: 三星电子株式会社
IPC: H01L23/52 , H01L21/768
CPC classification number: H01L21/76895 , H01L21/76877 , H01L23/485
Abstract: 一种用于半导体器件的互连结构，包括布置在半导体衬底上的层间绝缘层。贯穿所述层间绝缘层的第一接触结构。贯穿所述层间绝缘层的第二接触结构。使第一接触结构连接到所述层间绝缘层上的第二接触结构的金属互连。所述第一接触结构包括依次层叠的第一和第二栓塞，以及所述第二接触结构包括第二栓塞。
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公开(公告)号：CN1967325A
公开(公告)日：2007-05-23
申请号：CN200610132254.4
申请日：2006-10-13
Applicant: 三星电子株式会社
CPC classification number: G02F1/136204 , G09G3/3611 , G09G2320/02
Abstract: 本发明提供了一种显示装置，该装置包括：多个像素；数据线，向像素传输数据电压；浮置棒，与数据线相交并被划分为多个件。通过将浮置棒划分为多个件，可防止数据信号的延迟，从而可显示优良的图像。此外，通过在浮置棒的件之间设置二极管，可使分散静电的效果最大化。
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公开(公告)号：CN110600479B
公开(公告)日：2023-07-07
申请号：CN201910951061.9
申请日：2014-08-29
Applicant: 三星电子株式会社
Abstract: 本发明提供具有垂直沟道结构的半导体器件及其制造方法。该方法包括：在衬底上交替地形成多个牺牲层和多个绝缘层，多个牺牲层包括第一牺牲层和在第一牺牲层上的多个第二牺牲层，多个第二牺牲层包括与第一牺牲层的材料不同的材料；形成穿过多个牺牲层和多个绝缘层的沟道孔以暴露衬底的顶表面；在沟道孔的内壁上形成侧壁保护层；形成填充沟道孔的底部的沟道接触层，其中沟道接触层的顶表面位于比多个第二牺牲层当中的最下面的第二牺牲层的底表面低的水平处；完全去除侧壁保护层；在沟道孔的内壁上形成接触沟道接触层的沟道层；去除第一牺牲层；以及在第一牺牲层被去除的位置处形成第一栅电极。
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公开(公告)号：CN105047668B
公开(公告)日：2018-12-11
申请号：CN201510219952.7
申请日：2015-04-30
Applicant: 三星电子株式会社
IPC: H01L27/115
CPC classification number: H01L27/11582 , H01L27/11565 , H01L27/1157 , H01L29/4234 , H01L29/66833 , H01L29/7926
Abstract: 本发明提供了半导体存储器装置及其制造方法。一种半导体存储器装置包括堆叠栅极结构，其沿着与衬底水平的第一方向彼此间隔开。堆叠栅极结构中的每一个包括交替和重复地堆叠在衬底上的绝缘层和栅电极。垂直沟道结构穿透堆叠栅极结构。源极插线设置在堆叠栅极结构之间。源极插线与衬底接触并且沿着与第一方向交叉的第二方向延伸。与源极插线接触的衬底包括沿着第二方向形成的多个突出区。突出区中的每一个具有第一宽度，并且突出区以大于第一宽度的第一距离彼此间隔开。
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