公开(公告)号：CN105789215B

公开(公告)日：2019-07-09

申请号：CN201610024352.X

申请日：2016-01-14

Applicant: 三星电子株式会社

Inventor： 朴尚容 ,  卢起程 ,  朴亨 ,  林泰完

IPC: H01L27/1157 ,  H01L27/11573 ,  H01L27/11582 ,  H01L27/11568 ,  H01L27/11575 ,  H01L29/423 ,  H01L29/792 ,  H01L27/108 ,  H01L23/31 ,  H01L29/78 ,  H01L23/528

CPC classification number: H01L27/10897 ,  H01L23/3171 ,  H01L23/3185 ,  H01L23/528 ,  H01L27/11568 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582 ,  H01L29/42352 ,  H01L29/4236 ,  H01L29/7827 ,  H01L29/7926 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供了垂直存储装置及其制造方法，所述制造方法包括：提供包括单元阵列区域和外围电路区域的基底；在单元阵列区域中形成成型结构；形成穿过成型结构并且沿着与基底的顶表面垂直的第一方向延伸的用于共源线的开口；在用于共源线的开口中形成具有限定凹进区域的内侧壁的第一接触塞；以及形成电连接到第一接触塞的内侧壁的共源位线接触件。

公开(公告)号：CN102263065B

公开(公告)日：2015-06-17

申请号：CN201110145035.0

申请日：2011-05-24

Applicant: 三星电子株式会社

Inventor： 李宰求 ,  朴泳雨 ,  俞炳瓘 ,  李东植 ,  朴尚容

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/11582 ,  H01L27/11565 ,  H01L27/1157 ,  H01L27/11578 ,  H01L29/66477 ,  H01L29/7926

Abstract: 本发明公开非易失性存储器件及制造方法与包括其的存储模块和系统。一种非易失性存储器件包括：衬底；从衬底突出的沟道层；围绕沟道层的栅极导电层；被布置在沟道层和栅极导电层之间的栅极绝缘层；以及第一绝缘层，其与沟道层隔开，并且被布置在栅极导电层的顶部和底部上。栅极绝缘层在栅极导电层和第一绝缘层之间延伸。

公开(公告)号：CN101728332B

公开(公告)日：2014-06-04

申请号：CN200910207744.X

申请日：2009-10-22

Applicant: 三星电子株式会社

Inventor： 李宁浩 ,  沈载煌 ,  朴尚容 ,  朴载宽

IPC: H01L21/033 ,  H01L21/8239 ,  H01L21/308 ,  H01L21/3213 ,  H01L23/544 ,  H01L21/762 ,  H01L27/02 ,  H01L27/115

CPC classification number: H01L27/0207 ,  H01L21/0332 ,  H01L21/0337 ,  H01L21/3081 ,  H01L21/3086 ,  H01L21/32139 ,  H01L21/76229 ,  H01L23/544 ,  H01L27/1052 ,  H01L27/11519 ,  H01L27/11526 ,  H01L27/11529 ,  H01L2924/0002 ,  H01L2924/14 ,  H01L2924/00

Abstract: 本发明提供了一种在集成电路器件中形成精细图案的方法。一种制造集成电路器件的方法包括分别在特征层的第一和第二区域上形成第一和第二掩模结构。每个掩模结构包括双掩模图案和蚀刻掩模图案。各向同性蚀刻第一和第二掩模结构的蚀刻掩模图案，以从第一掩模结构移除蚀刻掩模图案并保留蚀刻掩模图案在第二掩模结构上的至少一部分。在第一和第二掩模结构的相对侧壁上形成间隔物。采用蚀刻掩模图案在第二掩模结构上的部分作为掩模将第一掩模结构从第一区域的间隔物之间选择性地移除，以分别在第一和第二区域中限定第一和第二掩模图案。分别采用第一和第二掩模图案作为掩模来图案化特征层以在第一区域上限定第一特征并在第二区域上限定第二特征。

公开(公告)号：CN101609814A

公开(公告)日：2009-12-23

申请号：CN200910145884.9

申请日：2009-06-17

Applicant: 三星电子株式会社

Inventor： 朴尚容 ,  沈载煌 ,  李宁浩 ,  朴载宽 ,  文庆烈

IPC: H01L21/8232 ,  H01L21/8247 ,  H01L21/768

CPC classification number: H01L23/528 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/32139 ,  H01L21/76838 ,  H01L21/823456 ,  H01L27/115 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种半导体器件及存储系统的形成方法。在半导体器件的形成方法中，特征层设置在衬底上，掩模层设置在特征层上。去除掩模层在半导体器件的第一区中的部分并保留在半导体器件的第二区中的掩模层，其中在第一区要设置特征层的精细特征，在第二区要设置特征层的宽特征。在第一区中的特征层上及第二区中的掩模层上设置模制掩模图案。设置间隔体层在第一区及第二区中的模制掩模图案上。实施刻蚀工艺以刻蚀间隔体层从而在模制掩模图案的图案特征的侧壁处保留间隔体，及实施刻蚀工艺来刻蚀在第二区中的掩模层以在第二区中设置掩模层图案。利用第二区中的掩模层图案及第一区中的间隔体作为刻蚀掩模来刻蚀特征层。

公开(公告)号：CN105789215A

公开(公告)日：2016-07-20

申请号：CN201610024352.X

申请日：2016-01-14

Applicant: 三星电子株式会社

Inventor： 朴尚容 ,  卢起程 ,  朴亨 ,  林泰完

IPC: H01L27/115 ,  H01L29/423 ,  H01L21/8247 ,  H01L21/28

CPC classification number: H01L27/10897 ,  H01L23/3171 ,  H01L23/3185 ,  H01L23/528 ,  H01L27/11568 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582 ,  H01L29/42352 ,  H01L29/4236 ,  H01L29/7827 ,  H01L29/7926 ,  H01L2924/0002 ,  H01L2924/00 ,  H01L27/11551 ,  H01L29/42336

Abstract: 本发明提供了垂直存储装置及其制造方法，所述制造方法包括：提供包括单元阵列区域和外围电路区域的基底；在单元阵列区域中形成成型结构；形成穿过成型结构并且沿着与基底的顶表面垂直的第一方向延伸的用于共源线的开口；在用于共源线的开口中形成具有限定凹进区域的内侧壁的第一接触塞；以及形成电连接到第一接触塞的内侧壁的共源位线接触件。

公开(公告)号：CN101562125B

公开(公告)日：2014-04-09

申请号：CN200810173457.7

申请日：2008-11-14

Applicant: 三星电子株式会社

Inventor： 沈载煌 ,  朴尚容 ,  李宁浩

IPC: H01L21/00 ,  H01L21/033

CPC classification number: H01L27/11573 ,  H01L21/0337 ,  H01L21/32139 ,  H01L27/11526 ,  H01L27/11548 ,  H01L27/11575

Abstract: 本发明提供一种形成半导体器件的精细图案的方法，其中单元阵列区域内形成的多个导线和将导线连接到外围电路的接触垫整体形成。此方法中，在包括待蚀刻膜的衬底上单元块内形成均包括沿第一方向延伸的第一部分和与第一部分整体形成并沿第二方向延伸的第二部分的多个模型掩模图案。在衬底上形成覆盖每个模型掩模图案的侧壁和上表面的第一掩模层。通过部分去除第一掩模层形成第一掩模图案，从而保留第一掩模层的第一区域并去除第一掩模层的第二区域。第一掩模层的第一区域位于多个模型掩模图案中相邻模型掩模图案之间而覆盖相邻模型掩模图案的侧壁，而第一掩模层的第二区域覆盖多个模型掩模图案的侧壁与模型掩模图案块的最外侧壁对应的部分。

公开(公告)号：CN102468282A

公开(公告)日：2012-05-23

申请号：CN201110365334.5

申请日：2011-11-17

Applicant: 三星电子株式会社

Inventor： 朴尚容 ,  朴镇泽 ,  金汉洙 ,  郑周赫 ,  赵源锡

IPC: H01L25/00 ,  H01L27/115 ,  H01L23/528 ,  H01L21/8247

CPC classification number: H01L21/823475 ,  H01L27/11519 ,  H01L27/11548 ,  H01L27/11556 ,  H01L27/11565 ,  H01L27/11575 ,  H01L27/11582 ,  H01L29/7926

Abstract: 本发明提供了三维半导体器件及其制造方法。该三维(3D)半导体器件包括：垂直沟道，从衬底附近的下端延伸到上端且连接多个存储单元；以及单元阵列，包括多个单元，其中所述单元阵列布置在设置于衬底上的具有阶梯台阶结构的层的栅堆叠中。栅堆叠包括：下层，包括下选择线，该下选择线耦接到下端附近的下非存储晶体管；上层，包括导电线，该导电线分别耦接到上端附近的上非存储晶体管且连接为单个导电件以形成上选择线；以及中间层，分别包括字线且耦接到单元晶体管，其中中间层设置在下选择线和上选择线之间。

公开(公告)号：CN113948529A

公开(公告)日：2022-01-18

申请号：CN202110796387.6

申请日：2021-07-14

Applicant: 三星电子株式会社

Inventor： 张炳哲 ,  朴尚容 ,  李载德

IPC: H01L27/11582 ,  H01L27/11568 ,  H01L27/11573

Abstract: 一种半导体存储器装置，包括：堆叠结构，其包括衬底上的多条堆叠的导电线；以及竖直结构，其包括竖直绝缘图案和沿着竖直绝缘图案的侧壁延伸的沟道膜，并且穿过堆叠结构，其中，竖直绝缘图案包括内部区域和外部区域，竖直绝缘图案的外部区域放置在沟道膜与竖直绝缘图案的内部区域之间，并且竖直绝缘图案的外部区域包括扩散金属。

公开(公告)号：CN112349721A

公开(公告)日：2021-02-09

申请号：CN202010573204.X

申请日：2020-06-22

Applicant: 三星电子株式会社

Inventor： 朴尚容 ,  罗炫锡 ,  李载德

IPC: H01L27/11519 ,  H01L27/11524 ,  H01L27/11556 ,  H01L27/11565 ,  H01L27/1157 ,  H01L27/11582

Abstract: 一种集成电路装置，包括：多条导电线，其在与衬底的主表面平行的水平方向上延伸，并且在衬底上在与主表面垂直的竖直方向上彼此叠置；多个绝缘层，其各自位于多条导电线中的两条相邻的导电线之间，以在水平方向上延伸；沟道层，其在穿过多条导电线和多个绝缘层的沟道孔中在竖直方向上延伸；以及多个外部阻挡电介质层，其位于多条导电线中的至少一些导电线与沟道层之间，其中，多个外部阻挡电介质层中的每一个在水平方向上的宽度朝向主表面增大。

公开(公告)号：CN102468282B

公开(公告)日：2016-08-24

申请号：CN201110365334.5

申请日：2011-11-17

Applicant: 三星电子株式会社

Inventor： 朴尚容 ,  朴镇泽 ,  金汉洙 ,  郑周赫 ,  赵源锡

IPC: H01L25/00 ,  H01L27/115 ,  H01L23/528 ,  H01L21/8247

CPC classification number: H01L21/823475 ,  H01L27/11519 ,  H01L27/11548 ,  H01L27/11556 ,  H01L27/11565 ,  H01L27/11575 ,  H01L27/11582 ,  H01L29/7926

Abstract: 本发明提供了三维半导体器件及其制造方法。该三维(3D)半导体器件包括：垂直沟道，从衬底附近的下端延伸到上端且连接多个存储单元；以及单元阵列，包括多个单元，其中所述单元阵列布置在设置于衬底上的具有阶梯台阶结构的层的栅堆叠中。栅堆叠包括：下层，包括下选择线，该下选择线耦接到下端附近的下非存储晶体管；上层，包括导电线，该导电线分别耦接到上端附近的上非存储晶体管且连接为单个导电件以形成上选择线；以及中间层，分别包括字线且耦接到单元晶体管，其中中间层设置在下选择线和上选择线之间。