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公开(公告)号：CN103633043B
公开(公告)日：2018-04-27
申请号：CN201310370209.2
申请日：2013-08-22
Applicant: 三星电子株式会社
IPC: H01L23/48
CPC classification number: H01L23/498 , H01L21/31144 , H01L21/32139 , H01L21/441 , H01L21/76805 , H01L21/76877 , H01L23/49844 , H01L23/5226 , H01L27/11548 , H01L27/11551 , H01L27/1157 , H01L27/11575 , H01L27/11578 , H01L27/11582 , H01L27/2481 , H01L2924/0002 , H01L2924/0001 , H01L2924/00
Abstract: 提供了一种三维半导体装置。所述装置可以包括顺序地堆叠在基板上以构成电极结构的电极。每个电极可以包括：连接部，从位于其上的一个电极的侧壁向外水平地突出；对齐部，具有与位于其上或其下的一个电极的侧壁共面的侧壁。这里，电极中的设置成彼此竖直邻近的至少两个电极可以以这样的方式设置，即，所述至少两个电极的对齐部具有基本对齐成彼此共面的侧壁。
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公开(公告)号：CN101728332A
公开(公告)日：2010-06-09
申请号：CN200910207744.X
申请日：2009-10-22
Applicant: 三星电子株式会社
IPC: H01L21/8247 , H01L21/311 , H01L21/768 , H01L27/115 , G03F1/14
CPC classification number: H01L27/0207 , H01L21/0332 , H01L21/0337 , H01L21/3081 , H01L21/3086 , H01L21/32139 , H01L21/76229 , H01L23/544 , H01L27/1052 , H01L27/11519 , H01L27/11526 , H01L27/11529 , H01L2924/0002 , H01L2924/14 , H01L2924/00
Abstract: 本发明提供了一种在集成电路器件中形成精细图案的方法。一种制造集成电路器件的方法包括分别在特征层的第一和第二区域上形成第一和第二掩模结构。每个掩模结构包括双掩模图案和蚀刻掩模图案。各向同性蚀刻第一和第二掩模结构的蚀刻掩模图案，以从第一掩模结构移除蚀刻掩模图案并保留蚀刻掩模图案在第二掩模结构上的至少一部分。在第一和第二掩模结构的相对侧壁上形成间隔物。采用蚀刻掩模图案在第二掩模结构上的部分作为掩模将第一掩模结构从第一区域的间隔物之间选择性地移除，以分别在第一和第二区域中限定第一和第二掩模图案。分别采用第一和第二掩模图案作为掩模来图案化特征层以在第一区域上限定第一特征并在第二区域上限定第二特征。
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公开(公告)号：CN101562125A
公开(公告)日：2009-10-21
申请号：CN200810173457.7
申请日：2008-11-14
Applicant: 三星电子株式会社
IPC: H01L21/00 , H01L21/033
CPC classification number: H01L27/11573 , H01L21/0337 , H01L21/32139 , H01L27/11526 , H01L27/11548 , H01L27/11575
Abstract: 本发明提供一种形成半导体器件的精细图案的方法，其中单元阵列区域内形成的多个导线和将导线连接到外围电路的接触垫整体形成。此方法中，在包括待蚀刻膜的衬底上单元块内形成均包括沿第一方向延伸的第一部分和与第一部分整体形成并沿第二方向延伸的第二部分的多个模型掩模图案。在衬底上形成覆盖每个模型掩模图案的侧壁和上表面的第一掩模层。通过部分去除第一掩模层形成第一掩模图案，从而保留第一掩模层的第一区域并去除第一掩模层的第二区域。第一掩模层的第一区域位于多个模型掩模图案中相邻模型掩模图案之间而覆盖相邻模型掩模图案的侧壁，而第一掩模层的第二区域覆盖多个模型掩模图案的侧壁与模型掩模图案块的最外侧壁对应的部分。
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公开(公告)号：CN108461475B
公开(公告)日：2021-09-24
申请号：CN201810270157.4
申请日：2013-08-22
Applicant: 三星电子株式会社
IPC: H01L23/498 , H01L23/522 , H01L27/11548 , H01L27/11551 , H01L27/1157 , H01L27/11575 , H01L27/11578 , H01L27/11582 , H01L27/24 , H01L21/311 , H01L21/3213 , H01L21/441 , H01L21/768
Abstract: 提供了一种三维半导体装置。所述装置可以包括顺序地堆叠在基板上以构成电极结构的电极。每个电极可以包括：连接部，从位于其上的一个电极的侧壁向外水平地突出；对齐部，具有与位于其上或其下的一个电极的侧壁共面的侧壁。这里，电极中的设置成彼此竖直邻近的至少两个电极可以以这样的方式设置，即，所述至少两个电极的对齐部具有基本对齐成彼此共面的侧壁。
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公开(公告)号：CN101728332B
公开(公告)日：2014-06-04
申请号：CN200910207744.X
申请日：2009-10-22
Applicant: 三星电子株式会社
IPC: H01L21/033 , H01L21/8239 , H01L21/308 , H01L21/3213 , H01L23/544 , H01L21/762 , H01L27/02 , H01L27/115
CPC classification number: H01L27/0207 , H01L21/0332 , H01L21/0337 , H01L21/3081 , H01L21/3086 , H01L21/32139 , H01L21/76229 , H01L23/544 , H01L27/1052 , H01L27/11519 , H01L27/11526 , H01L27/11529 , H01L2924/0002 , H01L2924/14 , H01L2924/00
Abstract: 本发明提供了一种在集成电路器件中形成精细图案的方法。一种制造集成电路器件的方法包括分别在特征层的第一和第二区域上形成第一和第二掩模结构。每个掩模结构包括双掩模图案和蚀刻掩模图案。各向同性蚀刻第一和第二掩模结构的蚀刻掩模图案，以从第一掩模结构移除蚀刻掩模图案并保留蚀刻掩模图案在第二掩模结构上的至少一部分。在第一和第二掩模结构的相对侧壁上形成间隔物。采用蚀刻掩模图案在第二掩模结构上的部分作为掩模将第一掩模结构从第一区域的间隔物之间选择性地移除，以分别在第一和第二区域中限定第一和第二掩模图案。分别采用第一和第二掩模图案作为掩模来图案化特征层以在第一区域上限定第一特征并在第二区域上限定第二特征。
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Patent Agency Ranking
公开(公告)号：CN101609814A
公开(公告)日：2009-12-23
申请号：CN200910145884.9
申请日：2009-06-17
Applicant: 三星电子株式会社
IPC: H01L21/8232 , H01L21/8247 , H01L21/768
CPC classification number: H01L23/528 , H01L21/0337 , H01L21/0338 , H01L21/32139 , H01L21/76838 , H01L21/823456 , H01L27/115 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种半导体器件及存储系统的形成方法。在半导体器件的形成方法中，特征层设置在衬底上，掩模层设置在特征层上。去除掩模层在半导体器件的第一区中的部分并保留在半导体器件的第二区中的掩模层，其中在第一区要设置特征层的精细特征，在第二区要设置特征层的宽特征。在第一区中的特征层上及第二区中的掩模层上设置模制掩模图案。设置间隔体层在第一区及第二区中的模制掩模图案上。实施刻蚀工艺以刻蚀间隔体层从而在模制掩模图案的图案特征的侧壁处保留间隔体，及实施刻蚀工艺来刻蚀在第二区中的掩模层以在第二区中设置掩模层图案。利用第二区中的掩模层图案及第一区中的间隔体作为刻蚀掩模来刻蚀特征层。
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公开(公告)号：CN117641920A
公开(公告)日：2024-03-01
申请号：CN202310489265.1
申请日：2023-05-04
Applicant: 三星电子株式会社
Abstract: 一种三维半导体器件包括：源极结构，包括单元区和延伸区；栅极堆叠结构，设置在源极结构上，该栅极堆叠结构包括彼此交替地堆叠的绝缘图案和导电图案；绝缘结构，设置在栅极堆叠结构上，该绝缘结构包括多个绝缘层；存储沟道结构，穿透栅极堆叠结构，并电连接到单元区；分离结构，穿透栅极堆叠结构，并从单元区延伸到延伸区；以及穿透插塞，穿透栅极堆叠结构和延伸区，其中，穿透插塞包括：第一插塞部分，穿透栅极堆叠结构；以及第二插塞部分，在第一插塞部分上，其中，分离结构包括：第一分离部分，穿透栅极堆叠结构；以及第二分离部分，在第一分离部分上，并且其中，第一插塞部分的顶表面与第一分离部分的顶表面处于基本相同的高度处。
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公开(公告)号：CN103633043A
公开(公告)日：2014-03-12
申请号：CN201310370209.2
申请日：2013-08-22
Applicant: 三星电子株式会社
IPC: H01L23/48
CPC classification number: H01L23/498 , H01L21/31144 , H01L21/32139 , H01L21/441 , H01L21/76805 , H01L21/76877 , H01L23/49844 , H01L23/5226 , H01L27/11548 , H01L27/11551 , H01L27/1157 , H01L27/11575 , H01L27/11578 , H01L27/11582 , H01L27/2481 , H01L2924/0002 , H01L2924/0001 , H01L2924/00
Abstract: 提供了一种三维半导体装置。所述装置可以包括顺序地堆叠在基板上以构成电极结构的电极。每个电极可以包括：连接部，从位于其上的一个电极的侧壁向外水平地突出；对齐部，具有与位于其上或其下的一个电极的侧壁共面的侧壁。这里，电极中的设置成彼此竖直邻近的至少两个电极可以以这样的方式设置，即，所述至少两个电极的对齐部具有基本对齐成彼此共面的侧壁。
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公开(公告)号：CN101609814B
公开(公告)日：2013-07-24
申请号：CN200910145884.9
申请日：2009-06-17
Applicant: 三星电子株式会社
IPC: H01L21/8232 , H01L21/8247 , H01L21/768
CPC classification number: H01L23/528 , H01L21/0337 , H01L21/0338 , H01L21/32139 , H01L21/76838 , H01L21/823456 , H01L27/115 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种半导体器件及存储系统的形成方法。在半导体器件的形成方法中，特征层设置在衬底上，掩模层设置在特征层上。去除掩模层在半导体器件的第一区中的部分并保留在半导体器件的第二区中的掩模层，其中在第一区要设置特征层的精细特征，在第二区要设置特征层的宽特征。在第一区中的特征层上及第二区中的掩模层上设置模制掩模图案。设置间隔体层在第一区及第二区中的模制掩模图案上。实施刻蚀工艺以刻蚀间隔体层从而在模制掩模图案的图案特征的侧壁处保留间隔体，及实施刻蚀工艺来刻蚀在第二区中的掩模层以在第二区中设置掩模层图案。利用第二区中的掩模层图案及第一区中的间隔体作为刻蚀掩模来刻蚀特征层。
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公开(公告)号：CN118660458A
公开(公告)日：2024-09-17
申请号：CN202311848106.2
申请日：2023-12-29
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体装置及其制造方法和一种电子系统。该半导体装置包括单元区，其中单元区包括：单元阵列区；邻近于单元阵列区的连接区；包括多个栅电极的栅极堆叠结构，其中栅极堆叠结构包括上结构和下结构；穿过单元阵列区中的栅极堆叠结构的多个沟道结构；以及穿过连接区中的栅极堆叠结构的多个栅极接触部分，其中，单元阵列区中的底部栅电极在上结构的底部中并且邻近于多个沟道结构中的沟道结构，并且其中，连接区中的底部绝缘部分在上结构的底部中并且邻近于多个栅极接触部分中的栅极接触部分。
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