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公开(公告)号：CN108494400A
公开(公告)日：2018-09-04
申请号：CN201810146750.8
申请日：2018-02-12
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种锁相环电路单粒子敏感性的量化评估方法，其包括：步骤S1，通过电路仿真或示波器测试，获得锁相环在被辐照前的输出波形；步骤S2，对所述锁相环进行单粒子效应仿真或实验，捕获所述锁相环在被辐照后的输出波形；步骤S3，计算获得所述锁相环在被辐照前的相位偏移和所述锁相环在被辐照后的相位偏移；步骤S4，累加获得所述锁相环在被辐照前的累积相位偏移和所述锁相环在被辐照后的累积相位偏移；步骤S5，计算获得累积相位抖动；步骤S6，将所述累积相位抖动等效为一个阶跃响应，利用所述阶跃响应的稳定值量化评估锁相环电路的单粒子敏感性。本发明通过提出累计相位抖动的指标，实现了锁相环电路单粒子敏感性的全面量化评估。
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公开(公告)号：CN107508578A
公开(公告)日：2017-12-22
申请号：CN201710592400.X
申请日：2017-07-19
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03K3/013 , H03K3/35 , H03K19/003
CPC classification number: H03K3/013 , H03K3/35 , H03K19/00315 , H03K19/00338
Abstract: 本发明涉及一种基于SOI工艺的D触发器电路，包括时钟信号单元、输入级延迟单元、第一双互锁存储单元、第二双互锁存储单元和输出判定级单元，所述时钟信号单元的输入端与时钟信号输入端CK相连，输出端有两个分别与输入级延迟单元、第一双互锁存储单元和第二双互锁存储单元相连；所述输入级延迟单元的输入端与数据信号输入端D相连，输出端与第一双互锁存储单元的输入端相连；所述第一双互锁存储单元的输出端经过中间传输逻辑单元与第二双互锁存储单元的输入端相连，所述第二双互锁存储单元的输出端与输出判定级单元的输入端相连，所述输出判定级单元的输出端分别与第一输出端Q和第二输出端QN相连。本发明具有抗辐射效应，且能够减小面积。
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公开(公告)号：CN1315194C
公开(公告)日：2007-05-09
申请号：CN200410017239.6
申请日：2004-03-26
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及了一种双埋层结构的绝缘体上的硅材料、制备及用途。其特征在于：具有双埋层结构，下埋层为连续的绝缘埋层，上埋层为不连续的图形化绝缘埋层。在存在上埋层的SOI局部区域，顶层硅的厚度为0.05～0.4μm，而在不存在上埋层的SOI局部区域，顶层硅的厚度为0.6～20μm，制备方法是以注氧隔离技术制备的具有连续埋层的SOI材料为衬底，硅气相外延生长获得较厚的单晶硅层，再采用图形化SIMOX工艺得到不连续的上埋层结构，或再结合反应离子刻蚀技术以及硅选择性外延工艺将上埋层结构的连续状况转变为不连续的。所制备的材料为SOI光电子器件的单片集成提供了衬底材料。
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公开(公告)号：CN1199249C
公开(公告)日：2005-04-27
申请号：CN03115427.1
申请日：2003-02-14
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/425
Abstract: 本发明公开了一种注氧隔离(SIMOX)技术制备全介质隔离的硅量子线的方法。本发明的特征是将SOI衬底材料的制备工艺与其后形成硅量子线的牺牲热氧化工艺结合在一起；在制备SOI衬底材料的过程中完成硅量子线的制备，具体包括三个步骤：(a)确定量子线区域并在其四周光刻出沟槽；(b)离子注入；(c)高温退火。本发明在减少工艺步骤、降低成本的同时提高了硅量子线的质量。所制备的硅量子线适合于制造单电子晶体管(SET)等固体纳米器件。
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公开(公告)号：CN1193432C
公开(公告)日：2005-03-16
申请号：CN03115425.5
申请日：2003-02-14
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L27/12 , H01L21/336 , H01L21/84
Abstract: 本发明提出了一种降低全耗尽绝缘体上的硅(SOI)金属—氧化物—半导体场效应晶体管(MOSFET)源漏串联电阻的新结构，其特征在于源漏区的顶层硅比沟道区的顶层硅厚，从而有效地降低了源漏串联电阻；同时，源漏区和沟道区的表面在同一平面上。这种降低全耗尽SOI MOSFET源漏串联电阻的新结构是采用图形化注氧隔离(SIMOX)技术来实现的。方法之一是通过控制不同区域埋氧的深度使SOI MOSTET源漏区的顶层硅比沟道区的顶层硅厚；方法之二是通过控制不同区域埋氧的厚度使SOI MOSTET源漏区的顶层硅比沟道区的顶层硅厚。源漏区的顶层硅比沟道区的顶层硅厚30～100nm，可以有效地降低源漏串联电阻。
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Patent Agency Ranking
公开(公告)号：CN1529342A
公开(公告)日：2004-09-15
申请号：CN03151253.4
申请日：2003-09-26
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/00
Abstract: 本发明涉及了一种采用侧墙技术制备有纳米硅通道的埋氧的方法，属于微电子技术领域，依次包括纳米侧墙的生成，以侧墙为掩模刻蚀出阻挡离子注入的掩模，离子注入和高温退火等步骤，其特征在于：(1)采用常规工艺形成纳米侧墙，其厚度为30～100nm；(2)以侧墙为掩模刻蚀下层薄膜形成阻挡离子注入的掩模，厚度为100～800nm；(3)注入离子的能量为20～200keV，相应的剂量为1.0～7.0×1017cm－2，衬底温度为400～700℃；(4)退火温度为1200～1375℃，退火时间为1～24个小时，退火气氛为Ar与O2的混合气体，其中O2的含量为0.1％～20％。采用本发明的方法可以在不用电子束曝光的条件下制备在埋氧中有纳米硅通道的SOI材料，可以在CMOS和MEMS工艺中得到应用。
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公开(公告)号：CN1431690A
公开(公告)日：2003-07-23
申请号：CN03115423.9
申请日：2003-02-14
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/335
Abstract: 本发明涉及一种源漏在绝缘体上的场效应晶体管(MOSFET)的制造方法，属于微电子技术领域。本发明的特征在于采用选择外延法在常规SOI MOSTET器件的沟道下方埋氧中开一个窗口，使器件的沟道和硅衬底相连接，达到电耦合与热耦合的目的。具体而言，本发明的方法包括SOI衬底顶层硅和埋氧的刻蚀；在沟道区域选择外延单晶硅；化学机械抛光平坦化；常规CMOS工艺完成器件的制造等工艺步骤。采用本发明的方法制造的源漏在绝缘体上的晶体管，具有埋氧和体硅之间界面陡峭，缺陷少等优点，保证了器件的性能，在深亚微米集成电路的制造中有一定的应用前景。
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公开(公告)号：CN119906425A
公开(公告)日：2025-04-29
申请号：CN202411846811.3
申请日：2024-12-16
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种流水线模数转换器校正方法，包括以下步骤：S0设定目标校正子级，所述目标校正子级包括流水线模数转换器的前两级流水线子级；S1在每个所述目标校正子级内部的Flash ADC和DAC阵列之间嵌入基于树型译码器的随机匹配模块，使当前流水线子级输出的数字码与采样电容随机匹配；S2构建增益误差校准模块来根据各个所述目标校正子级的后级量化输出进行该级别的增益误差校准，得到对应级别的量化输出；S3构建失配噪声消除模块来分别对所述量化输出进行失配噪声消除，并将得到的量化输出与增益误差校准后的对应所述目标校正子级输出的数字码相加。本发明能够同时提高流水线模数转换器的信噪比和无杂散动态范围。
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公开(公告)号：CN113917190B
公开(公告)日：2023-04-07
申请号：CN202111172714.7
申请日：2021-10-08
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种基于FIB设备定制AFM探针的方法及原子力显微镜。方法包括步骤：提供FIB设备，将针尖基底和悬臂梁基底固定于样品台上并置于FIB设备的工艺腔室内；利用聚焦离子束刻蚀从针尖基底上切取所需长度的针梢，且利用聚焦离子束刻蚀在悬臂梁基底的一端刻蚀出安装面；将针梢的一端放置于安装面上，并利用聚焦离子束沉积将针梢的一端和安装面相固定；利用聚焦离子束刻蚀对针梢进行轰击削尖，以将针梢加工成所需尺寸的针尖而得到所需的AFM探针。本发明利用FIB技术提供了一种针尖高度和曲率半径可控的AFM探针的制备方法，探针制备的灵活性大大提高，可用于定制各种特殊参数的AFM探针以满足不同的检测需求，有助于提高制备良率和降低制备成本。
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公开(公告)号：CN113125943B
公开(公告)日：2022-09-20
申请号：CN202011224082.X
申请日：2020-11-05
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01R31/317 , G01R31/28 , G01R31/3183
Abstract: 本发明提供一种FPGA辐射测试模块、ASIC芯片抗辐射性能评估系统及方法，包括：时钟复位生成单元，产生系统时钟及复位信号；输入激励生成单元，产生测试用激励；被测软ASIC单元；采集对比表决与测试流程控制单元，采集各被测软ASIC单元及外部被测ASIC芯片的状态值，并对比判定得到判定结果；监控接口单元，将状态值及判定结果汇总后发送出去；通信接口模块，传输正常工作状态时的通讯数据。本发明性能高、容量大、速度快、灵活性高，如有失效事件发生，该系统还具有精确判定失效事件发生时刻，被测ASIC时序、内部状态及大致的内部路径位置的能力。
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