公开(公告)号：CN107508578B

公开(公告)日：2019-08-16

申请号：CN201710592400.X

申请日：2017-07-19

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 陈佳佳 ,  董业民 ,  袁春峰 ,  王正

IPC: H03K3/013 ,  H03K3/35 ,  H03K19/003

Abstract: 本发明涉及一种基于SOI工艺的D触发器电路，包括时钟信号单元、输入级延迟单元、第一双互锁存储单元、第二双互锁存储单元和输出判定级单元，所述时钟信号单元的输入端与时钟信号输入端CK相连，输出端有两个分别与输入级延迟单元、第一双互锁存储单元和第二双互锁存储单元相连；所述输入级延迟单元的输入端与数据信号输入端D相连，输出端与第一双互锁存储单元的输入端相连；所述第一双互锁存储单元的输出端经过中间传输逻辑单元与第二双互锁存储单元的输入端相连，所述第二双互锁存储单元的输出端与输出判定级单元的输入端相连，所述输出判定级单元的输出端分别与第一输出端Q和第二输出端QN相连。本发明具有抗辐射效应，且能够减小面积。

公开(公告)号：CN107508578A

公开(公告)日：2017-12-22

申请号：CN201710592400.X

申请日：2017-07-19

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 陈佳佳 ,  董业民 ,  袁春峰 ,  王正

IPC: H03K3/013 ,  H03K3/35 ,  H03K19/003

CPC classification number: H03K3/013 ,  H03K3/35 ,  H03K19/00315 ,  H03K19/00338

Abstract: 本发明涉及一种基于SOI工艺的D触发器电路，包括时钟信号单元、输入级延迟单元、第一双互锁存储单元、第二双互锁存储单元和输出判定级单元，所述时钟信号单元的输入端与时钟信号输入端CK相连，输出端有两个分别与输入级延迟单元、第一双互锁存储单元和第二双互锁存储单元相连；所述输入级延迟单元的输入端与数据信号输入端D相连，输出端与第一双互锁存储单元的输入端相连；所述第一双互锁存储单元的输出端经过中间传输逻辑单元与第二双互锁存储单元的输入端相连，所述第二双互锁存储单元的输出端与输出判定级单元的输入端相连，所述输出判定级单元的输出端分别与第一输出端Q和第二输出端QN相连。本发明具有抗辐射效应，且能够减小面积。