公开(公告)号：CN113125943B

公开(公告)日：2022-09-20

申请号：CN202011224082.X

申请日：2020-11-05

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 刘海静 ,  王正 ,  董业民

IPC: G01R31/317 ,  G01R31/28 ,  G01R31/3183

Abstract: 本发明提供一种FPGA辐射测试模块、ASIC芯片抗辐射性能评估系统及方法，包括：时钟复位生成单元，产生系统时钟及复位信号；输入激励生成单元，产生测试用激励；被测软ASIC单元；采集对比表决与测试流程控制单元，采集各被测软ASIC单元及外部被测ASIC芯片的状态值，并对比判定得到判定结果；监控接口单元，将状态值及判定结果汇总后发送出去；通信接口模块，传输正常工作状态时的通讯数据。本发明性能高、容量大、速度快、灵活性高，如有失效事件发生，该系统还具有精确判定失效事件发生时刻，被测ASIC时序、内部状态及大致的内部路径位置的能力。

公开(公告)号：CN107508578B

公开(公告)日：2019-08-16

申请号：CN201710592400.X

申请日：2017-07-19

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 陈佳佳 ,  董业民 ,  袁春峰 ,  王正

IPC: H03K3/013 ,  H03K3/35 ,  H03K19/003

Abstract: 本发明涉及一种基于SOI工艺的D触发器电路，包括时钟信号单元、输入级延迟单元、第一双互锁存储单元、第二双互锁存储单元和输出判定级单元，所述时钟信号单元的输入端与时钟信号输入端CK相连，输出端有两个分别与输入级延迟单元、第一双互锁存储单元和第二双互锁存储单元相连；所述输入级延迟单元的输入端与数据信号输入端D相连，输出端与第一双互锁存储单元的输入端相连；所述第一双互锁存储单元的输出端经过中间传输逻辑单元与第二双互锁存储单元的输入端相连，所述第二双互锁存储单元的输出端与输出判定级单元的输入端相连，所述输出判定级单元的输出端分别与第一输出端Q和第二输出端QN相连。本发明具有抗辐射效应，且能够减小面积。

公开(公告)号：CN113125943A

公开(公告)日：2021-07-16

申请号：CN202011224082.X

申请日：2020-11-05

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 刘海静 ,  王正 ,  董业民

IPC: G01R31/317 ,  G01R31/28 ,  G01R31/3183

Abstract: 本发明提供一种FPGA辐射测试模块、ASIC芯片抗辐射性能评估系统及方法，包括：时钟复位生成单元，产生系统时钟及复位信号；输入激励生成单元，产生测试用激励；被测软ASIC单元；采集对比表决与测试流程控制单元，采集各被测软ASIC单元及外部被测ASIC芯片的状态值，并对比判定得到判定结果；监控接口单元，将状态值及判定结果汇总后发送出去；通信接口模块，传输正常工作状态时的通讯数据。本发明性能高、容量大、速度快、灵活性高，如有失效事件发生，该系统还具有精确判定失效事件发生时刻，被测ASIC时序、内部状态及大致的内部路径位置的能力。

公开(公告)号：CN107508578A

公开(公告)日：2017-12-22

申请号：CN201710592400.X

申请日：2017-07-19

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 陈佳佳 ,  董业民 ,  袁春峰 ,  王正

IPC: H03K3/013 ,  H03K3/35 ,  H03K19/003

CPC classification number: H03K3/013 ,  H03K3/35 ,  H03K19/00315 ,  H03K19/00338

Abstract: 本发明涉及一种基于SOI工艺的D触发器电路，包括时钟信号单元、输入级延迟单元、第一双互锁存储单元、第二双互锁存储单元和输出判定级单元，所述时钟信号单元的输入端与时钟信号输入端CK相连，输出端有两个分别与输入级延迟单元、第一双互锁存储单元和第二双互锁存储单元相连；所述输入级延迟单元的输入端与数据信号输入端D相连，输出端与第一双互锁存储单元的输入端相连；所述第一双互锁存储单元的输出端经过中间传输逻辑单元与第二双互锁存储单元的输入端相连，所述第二双互锁存储单元的输出端与输出判定级单元的输入端相连，所述输出判定级单元的输出端分别与第一输出端Q和第二输出端QN相连。本发明具有抗辐射效应，且能够减小面积。