公开(公告)号：CN113125943A

公开(公告)日：2021-07-16

申请号：CN202011224082.X

申请日：2020-11-05

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 刘海静 ,  王正 ,  董业民

IPC: G01R31/317 ,  G01R31/28 ,  G01R31/3183

Abstract: 本发明提供一种FPGA辐射测试模块、ASIC芯片抗辐射性能评估系统及方法，包括：时钟复位生成单元，产生系统时钟及复位信号；输入激励生成单元，产生测试用激励；被测软ASIC单元；采集对比表决与测试流程控制单元，采集各被测软ASIC单元及外部被测ASIC芯片的状态值，并对比判定得到判定结果；监控接口单元，将状态值及判定结果汇总后发送出去；通信接口模块，传输正常工作状态时的通讯数据。本发明性能高、容量大、速度快、灵活性高，如有失效事件发生，该系统还具有精确判定失效事件发生时刻，被测ASIC时序、内部状态及大致的内部路径位置的能力。

公开(公告)号：CN103268076A

公开(公告)日：2013-08-28

申请号：CN201310113247.X

申请日：2013-04-02

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 秦英安 ,  刘海静 ,  汪根养 ,  张正民 ,  金星

IPC: G05B19/042 ,  G05D23/19

Abstract: 本发明涉及一种通过控制温度提高集成电路可靠性的方法，包括以下步骤：在集成电路内部集成一个或多个温度监控单元；通过温度监控单元实时监测集成电路内部的温度变化；根据得到的集成电路内部的温度来调整集成电路的工作频率，使集成电路的内部温度控制在可靠范围内。本发明通过调整数字电路的工作频率降低集成电路的功耗，调整芯片的内部温度，从而降低由于温度引起电路失效的几率。

公开(公告)号：CN113125943B

公开(公告)日：2022-09-20

申请号：CN202011224082.X

申请日：2020-11-05

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 刘海静 ,  王正 ,  董业民

IPC: G01R31/317 ,  G01R31/28 ,  G01R31/3183

Abstract: 本发明提供一种FPGA辐射测试模块、ASIC芯片抗辐射性能评估系统及方法，包括：时钟复位生成单元，产生系统时钟及复位信号；输入激励生成单元，产生测试用激励；被测软ASIC单元；采集对比表决与测试流程控制单元，采集各被测软ASIC单元及外部被测ASIC芯片的状态值，并对比判定得到判定结果；监控接口单元，将状态值及判定结果汇总后发送出去；通信接口模块，传输正常工作状态时的通讯数据。本发明性能高、容量大、速度快、灵活性高，如有失效事件发生，该系统还具有精确判定失效事件发生时刻，被测ASIC时序、内部状态及大致的内部路径位置的能力。