公开(公告)号：CN106797080B

公开(公告)日：2019-05-21

申请号：CN201580055238.7

申请日：2015-10-27

Applicant: 迪睿合株式会社

Inventor： 阿久津恭志

IPC: H01R11/01 ,  H01B5/16 ,  H05K3/32

CPC classification number: H01L24/29 ,  B32B37/12 ,  B32B2307/202 ,  G06F17/5045 ,  G06F17/5068 ,  H01B1/22 ,  H01L23/4985 ,  H01L24/32 ,  H01L24/83 ,  H01L2224/2929 ,  H01L2224/29298 ,  H01L2224/293 ,  H01L2224/29387 ,  H01L2224/29499 ,  H01L2224/32225 ,  H01L2224/83101 ,  H01L2924/14 ,  H01R13/2414 ,  H05K1/028 ,  H05K1/111 ,  H05K1/144 ,  H05K3/32 ,  H05K2201/0209 ,  H05K2201/0215 ,  H05K2201/0266 ,  H05K2201/041

Abstract: 本发明提供一种各向异性导电膜，其是包含绝缘粘接剂层(10)和以格子状配置于该绝缘粘接剂层的导电粒子(P)的各向异性导电膜(1A)。关于基准导电粒子(P0)、最接近于基准导电粒子(P0)的第一导电粒子(P1)、以及第二导电粒子(P2)，该第二导电粒子(P2)是与第一导电粒子(P1)同等地或次于第一导电粒子(P1)地接近于基准导电粒子(P0)的导电粒子、且不存在于包含基准导电粒子(P0)和第一导电粒子(P1)的格子轴上，基准导电粒子(P0)在各向异性导电膜的长边方向上的投影像(q1)与第一导电粒子(P1)或第二导电粒子(P2)重叠，基准导电粒子(P)在各向异性导电膜的短边方向上的投影像(q2)与第二导电粒子(P2)或第一导电粒子(P1)重叠。它们的重叠宽度(W1)、重叠宽度(W2)中的至少一方小于导电粒子(P)的粒径(D)的1倍。

公开(公告)号：CN109635393A

公开(公告)日：2019-04-16

申请号：CN201811453415.9

申请日：2018-11-30

Applicant: 上海芯钛信息科技有限公司

Inventor： 李佐 ,  冯华 ,  高攀 ,  蒋晓倩 ,  李澜涛 ,  林宗芳 ,  钟伟 ,  熊民权 ,  赵宗盛

IPC: G06F17/50 ,  H03M3/00

CPC classification number: G06F17/5045 ,  H03M3/452

Abstract: 本发明公开一种基于分布式算法的sigma‑delta调制器设计方法，包括：根据设定的指标参数利用Matlab的synthesizeNTF函数以及realizeNTF函数能直接获得sigma‑delta调制器结构所对应各级带小数的加权系数；将各级带小数的加权系数应用到sigma‑delta调制器的结构中，利用matlab的simulink工具进行电路仿真，根据仿真结果调整sigma‑delta调制器的结构中各级加权系数。根据分布式算法，对各级的带小数的加权系数进行移位相加转换获得对应的二进制加权系数；该方案解决了现有技术中计算过程复杂、速度慢的问题，简化计算过程，节约计算资源，提高设计效率。

公开(公告)号：CN109086520A

公开(公告)日：2018-12-25

申请号：CN201810868564.5

申请日：2018-08-02

Applicant: 深圳市精嘉微电子有限公司

Inventor： 许文 ,  徐兴利 ,  赵妍 ,  李明春 ,  何玉樟 ,  陈政

IPC: G06F17/50

CPC classification number: G06F17/5045

Abstract: 本发明公开了一种提高同步逻辑实时运行可靠性的方法，通过规范电路设计，在EDA流程中插入自动化修改网表步骤，在网表中插入冗余电路，提高电路的可靠性，包括原始同步逻辑电路，其特征在于：还包括VOTEs判定逻辑部分，通过组合逻辑部分和时序逻辑部分复制且在反馈和输出级插入VOTEs判定逻辑部分，从而使原始同步逻辑电路转化为可靠性优化的新型同步逻辑电路。

公开(公告)号：CN108988837A

公开(公告)日：2018-12-11

申请号：CN201810885066.1

申请日：2014-09-08

Applicant: 美光科技公司

Inventor： 克里斯托弗·文森特·安托万·劳伦特

IPC: H03K17/16 ,  H03K19/003

CPC classification number: H03K19/0016 ,  G06F17/5022 ,  G06F17/5045 ,  H03K19/20

Abstract: 本发明涉及用于集成电路中的泄漏电流减少的设备及方法。在一个方面中，一种IC可包含数字逻辑电路及极化电路。所述数字逻辑电路可具有多个输入且可包含多个逻辑门。所述极化电路可接收备用信号及包括多个位的数字输入信号。在所述备用信号被停用时，所述极化电路可基于所述数字输入信号而控制所述数字逻辑电路的所述多个输入。然而，在所述备用信号被激活时，所述极化电路可将所述数字逻辑电路的所述多个输入控制为低功率状态，相对于所述数字逻辑电路的至少一个其它状态，所述低功率状态与所述多个逻辑门的较小泄漏电流相关联。

公开(公告)号：CN108959696A

公开(公告)日：2018-12-07

申请号：CN201810477545.X

申请日：2018-05-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘祈麟 ,  陈胜雄 ,  高章瑞 ,  张丰愿 ,  鲁立忠 ,  谢尚志 ,  马伟翔

IPC: G06F17/50

CPC classification number: G06F17/505 ,  G06F2217/08 ,  G06F2217/12 ,  G06F17/5072 ,  G06F17/5045

Abstract: 本发明的实施例提供了扩展包括库的标准单元组的方法以及系统。一种方法(扩展包括库的标准单元组的方法，该库被存储在非暂时性计算机可读介质上)包括：在基本标准单元的循环特设组中选择一个组从而产生所选的组，使得所选的组中的各基本标准单元具有连接以表示相应的逻辑电路，每个基本标准单元均表示逻辑门，并且所选的组相应地提供所选的逻辑功能，该所选的逻辑功能可以相应地表示为所选的布尔表达式；生成对应于所选的组的一个或多个宏标准单元；以及将一个或多个宏标准单元添加至标准单元组从而由此扩展该标准单元组；并且，该方法的至少一个方面由计算机的处理器执行。

公开(公告)号：CN108804724A

公开(公告)日：2018-11-13

申请号：CN201710289164.4

申请日：2017-04-27

Applicant: 瑞昱半导体股份有限公司

Inventor： 林筠菁 ,  李孟蓉 ,  罗幼岚 ,  高淑怡 ,  刘建男 ,  楼禹慷 ,  林庆和

IPC: G06F17/50

CPC classification number: G06F17/5045

Abstract: 本发明揭露了电路编码方法与电路架构的辨识方法。电路编码方法应用于一电路的电路架构辨识流程。电路编码方法包含：将该电路所有电晶体逐一选取为目标电晶体；当该目标电晶体的一端点电性连接(DC Connect)该电压源或接地埠，将该端点的一端点值加上一第一数值；当该目标电晶体的该端点电性连接该电压源及该参考电压以外的端点，将该端点的该端点值加上一第二数值；以及以该目标电晶体的复数个端点值的集合作为该目标电晶体的一电晶体特征码。

公开(公告)号：CN108763720A

公开(公告)日：2018-11-06

申请号：CN201810500853.X

申请日：2018-05-23

Applicant: 成都玖锦科技有限公司

Inventor： 王江 ,  庞豪

IPC: G06F17/50 ,  H03D7/16

CPC classification number: G06F17/5045 ,  H03D7/16

Abstract: 本发明特别涉及一种采样率可任意下调的DDC的实现方法，包括如下步骤：(A)将采样信号通过CIC滤波器进行整数倍抽取；(B)再依次通过三个HB滤波器进行1～8倍的整数倍抽取；(C)再通过64阶段的FIR滤波器进行滤波；(D)最后采用NEWTON拟合算法实现1～2倍小数抽取完成抽取重采样。通过对输入的中频信号进行正交混频、然后级联CIC、HB以及FIR滤波器、最后巧妙应用了NEWTON插值算法并将之转换为了小数倍抽取重采样算法，最终实现采样率可以任意向下调节，该方法非常适合FPGA实时实现，也适合软件实现；同时本方法可以兼容当输入为基带采样信号下的下采样，即将输入基带信号不经过正交混频，直接进入后级即可实现。

公开(公告)号：CN108292658A

公开(公告)日：2018-07-17

申请号：CN201580083324.9

申请日：2015-09-25

Applicant: 英特尔公司

Inventor： R.里奥斯 ,  V.莱 ,  G.杜威 ,  J.T.卡瓦列罗斯

IPC: H01L27/04

CPC classification number: H03K19/0016 ,  G06F1/3203 ,  G06F17/5045 ,  G06F17/5068 ,  H01L27/0207 ,  H03K19/0008 ,  H03K19/0013 ,  H03K19/094

Abstract: 描述了在集成电路管芯的局部单元级别处的功率门控开关。在一个示例中，多个逻辑单元具有数据输入线和数据输出线以及电源输入以接收功率来驱动逻辑单元的电路。用于每个逻辑单元的功率开关被耦合在电源和相应的逻辑单元的电源输入之间以控制从电源连接到相应的逻辑单元的功率。

公开(公告)号：CN104885577B

公开(公告)日：2018-05-15

申请号：CN201380068753.X

申请日：2013-06-25

Applicant: 思科技术公司

Inventor： 古翰姆·塞巴维特 ,  杰维德·穆罕默德 ,  苏布拉马尼安·拉马纳坦 ,  斯蒂芬·西尔斯

IPC: H05K1/02

CPC classification number: H05K3/225 ,  G06F17/5036 ,  G06F17/5045 ,  G06F17/5068 ,  H05K1/0224 ,  H05K1/0265 ,  H05K1/0298 ,  H05K2201/093 ,  H05K2201/09681 ,  H05K2201/0969

Abstract: 在一个实现方式中，多层印刷电路板被配置为重新定向电流分配。电流可通过引导、阻挡或以其他方式操纵电流流动来分配。多层印刷电路板包括至少一个电源平面层100b。该电源平面层不均匀地分配电流。相反，该电源平面层包括具有不同电阻的多个图样。这些图样可包括阴影图样113、网格图样、方向性图样101、开槽、空隙或连续图样。该图样是预定的空间变化使得电流在第一区域中的流动与在第二区域中的流动不同。

公开(公告)号：CN107924694A

公开(公告)日：2018-04-17

申请号：CN201680045489.1

申请日：2016-07-29

Applicant: 国际商业机器公司

Inventor： A·弗里奇 ,  A·罗森菲尔德 ,  R·索特 ,  D·文德尔

IPC: G11C7/12

CPC classification number: G11C11/416 ,  G06F17/5045 ,  G06F17/5081 ,  G11C7/1048 ,  G11C7/12 ,  G11C7/18 ,  G11C11/418 ,  G11C11/419 ,  H01L23/528 ,  H01L27/1104

Abstract: 可以提供SRAM单元组的存储单元布置，其中在每个组中，多个SRAM单元通过至少一个公共局部位线连接到局部读放大器的输入。所述放大器的输出连接到共享全局位线。全局位线连接到预充电电路，并且所述预充电电路适于在读取数据之前用可编程预充电电压对所述全局位线预充电。所述预充电电路包括：限幅电路，所述限幅电路包括连接到全局位线的预充电调节器电路以用可编程预充电电压对所述全局位线进行预充电，以及评估和转换电路，其连接到所述预充电调节器电路和所述全局位线来补偿全局位线的漏电流而不改变其电压电平。