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公开(公告)号：CN104321866B
公开(公告)日：2018-03-02
申请号：CN201280073539.9
申请日：2012-09-14
Applicant: 瑞萨电子株式会社
IPC: H01L25/065 , H01L21/60 , H01L25/07 , H01L25/18
CPC classification number: H01L25/065 , H01L21/561 , H01L21/563 , H01L21/565 , H01L21/6835 , H01L21/6836 , H01L21/76898 , H01L23/295 , H01L23/3128 , H01L23/3135 , H01L23/481 , H01L23/49816 , H01L23/49827 , H01L24/03 , H01L24/11 , H01L24/13 , H01L24/16 , H01L24/27 , H01L24/29 , H01L24/32 , H01L24/33 , H01L24/75 , H01L24/81 , H01L24/83 , H01L24/92 , H01L24/97 , H01L25/03 , H01L25/0657 , H01L25/07 , H01L25/18 , H01L25/50 , H01L2221/68327 , H01L2221/68331 , H01L2224/03002 , H01L2224/0401 , H01L2224/13083 , H01L2224/131 , H01L2224/13111 , H01L2224/13147 , H01L2224/13155 , H01L2224/16145 , H01L2224/16146 , H01L2224/16225 , H01L2224/16227 , H01L2224/16235 , H01L2224/16238 , H01L2224/27312 , H01L2224/27334 , H01L2224/29006 , H01L2224/29007 , H01L2224/29012 , H01L2224/29015 , H01L2224/2919 , H01L2224/32013 , H01L2224/32014 , H01L2224/32058 , H01L2224/32059 , H01L2224/32145 , H01L2224/32225 , H01L2224/33181 , H01L2224/73204 , H01L2224/753 , H01L2224/75315 , H01L2224/81001 , H01L2224/81191 , H01L2224/81203 , H01L2224/81447 , H01L2224/81815 , H01L2224/81907 , H01L2224/83001 , H01L2224/83192 , H01L2224/83203 , H01L2224/8321 , H01L2224/83862 , H01L2224/83906 , H01L2224/83907 , H01L2224/92 , H01L2224/9211 , H01L2224/92242 , H01L2224/97 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2225/06565 , H01L2225/06568 , H01L2924/07802 , H01L2924/07811 , H01L2924/15311 , H01L2924/15313 , H01L2924/181 , H01L2924/00012 , H01L2224/81 , H01L2224/83 , H01L2924/00 , H01L2924/00014 , H01L2924/014 , H01L2224/11 , H01L21/304 , H01L2224/03 , H01L21/78 , H01L2221/68381 , H01L21/4825 , H01L2224/27 , H01L2924/01047
Abstract: 一种半导体器件的制造方法，在布线衬底上，通过粘接材料分别层叠俯视时的平面尺寸不同的第一半导体芯片和第二半导体芯片，其中，在平面尺寸相对小的第一半导体芯片上搭载平面尺寸相对大的第二半导体芯片。另外，搭载了第一及第二半导体芯片之后，用树脂封固第一及第二半导体芯片。这里，第二半导体芯片和布线衬底的间隙用树脂封固之前，预先通过搭载第一及第二半导体芯片时使用的粘接材料填塞。
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公开(公告)号：CN104241235A
公开(公告)日：2014-12-24
申请号：CN201410253650.7
申请日：2014-06-09
Applicant: 瑞萨电子株式会社
IPC: H01L23/488 , H01L21/60
CPC classification number: H01L24/06 , H01L21/563 , H01L23/3128 , H01L23/3192 , H01L23/49811 , H01L23/49816 , H01L23/49827 , H01L23/49838 , H01L23/49861 , H01L23/49894 , H01L24/11 , H01L24/13 , H01L24/29 , H01L24/97 , H01L25/0657 , H01L25/105 , H01L2224/02163 , H01L2224/0401 , H01L2224/05009 , H01L2224/05022 , H01L2224/05556 , H01L2224/05558 , H01L2224/05572 , H01L2224/05611 , H01L2224/05666 , H01L2224/1134 , H01L2224/1146 , H01L2224/1147 , H01L2224/11849 , H01L2224/13017 , H01L2224/13022 , H01L2224/13027 , H01L2224/13084 , H01L2224/131 , H01L2224/13155 , H01L2224/14104 , H01L2224/14164 , H01L2224/14179 , H01L2224/16145 , H01L2224/16225 , H01L2224/16227 , H01L2224/32145 , H01L2224/32225 , H01L2224/325 , H01L2224/48091 , H01L2224/48227 , H01L2224/73204 , H01L2224/73253 , H01L2224/81191 , H01L2224/81801 , H01L2224/83102 , H01L2224/83192 , H01L2224/94 , H01L2224/97 , H01L2225/0651 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2225/06558 , H01L2225/06565 , H01L2225/1023 , H01L2225/1058 , H01L2924/13091 , H01L2924/15311 , H01L2924/181 , H01L2924/351 , H01L2924/00014 , H01L2924/00 , H01L2924/00012 , H01L2924/01074 , H01L2224/11 , H01L2224/81 , H01L2224/83 , H01L2924/014
Abstract: 一种半导体芯片和插线板通过导体柱彼此耦合。位于最外围开口之上的导体柱的中心在远离半导体芯片的中心的方向上偏离开口的中心。当将其中每个导体柱和绝缘层彼此重叠的区域指定为重叠区域时，重叠区域的比开口在更内侧上的宽度小于重叠区域的比开口在更外侧上的宽度。因此，当作用在导体柱上的应力被释放时，保持了半导体芯片和接线板之间的耦合可靠性。
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公开(公告)号：CN105938790B
公开(公告)日：2021-01-01
申请号：CN201610124771.0
申请日：2016-03-04
Applicant: 瑞萨电子株式会社
Abstract: 本发明提供一种制造半导体器件的方法，包括以下步骤：在印刷布线衬底之上安装Si内插器，等离子体清洗Si内插器的上表面，在Si内插器的上表面之上布置NCF，和通过NCF在Si内插器的上表面之上安装半导体芯片。另外，该方法包括通过多个凸起电极用回流焊将第二衬底的多个电极中的每个电极和半导体芯片的多个电极垫中的每个电极垫相互电耦合的步骤，和在将NCF附着到Si内插器之前等离子体清洗Si内插器的表面的步骤。
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公开(公告)号：CN104241235B
公开(公告)日：2018-11-06
申请号：CN201410253650.7
申请日：2014-06-09
Applicant: 瑞萨电子株式会社
IPC: H01L23/488 , H01L21/60
Abstract: 一种半导体芯片和插线板通过导体柱彼此耦合。位于最外围开口之上的导体柱的中心在远离半导体芯片的中心的方向上偏离开口的中心。当将其中每个导体柱和绝缘层彼此重叠的区域指定为重叠区域时，重叠区域的比开口在更内侧上的宽度小于重叠区域的比开口在更外侧上的宽度。因此，当作用在导体柱上的应力被释放时，保持了半导体芯片和接线板之间的耦合可靠性。
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公开(公告)号：CN106233462B
公开(公告)日：2019-07-19
申请号：CN201480077989.4
申请日：2014-04-14
Applicant: 瑞萨电子株式会社
IPC: H01L25/065 , H01L25/07 , H01L25/18
CPC classification number: H01L23/562 , H01L23/31 , H01L23/3128 , H01L24/02 , H01L24/16 , H01L24/42 , H01L24/97 , H01L2224/16145 , H01L2224/16225 , H01L2924/00014 , H01L2924/1431 , H01L2924/1434 , H01L2924/15174 , H01L2924/15311 , H01L2924/181 , H01L2924/00012 , H01L2224/45099
Abstract: 一个实施方式的半导体器件在第一半导体芯片的第一背面上搭载有第二半导体芯片。另外，第一半导体芯片的上述第一背面中包含：第一区域，在该第一区域形成经由突起电极而与上述第二半导体芯片电连接的多个第一背面电极；以及第二区域，该第二区域比上述第一区域更靠周缘部侧，并且在该第二区域形成第一金属图案。另外，上述第一金属图案相对于上述第一背面的突出高度比上述多个第一背面电极分别相对于上述第一背面的突出高度低。
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Patent Agency Ranking
公开(公告)号：CN106233462A
公开(公告)日：2016-12-14
申请号：CN201480077989.4
申请日：2014-04-14
Applicant: 瑞萨电子株式会社
IPC: H01L25/065 , H01L25/07 , H01L25/18
CPC classification number: H01L23/562 , H01L23/31 , H01L23/3128 , H01L24/02 , H01L24/16 , H01L24/42 , H01L24/97 , H01L2224/16145 , H01L2224/16225 , H01L2924/00014 , H01L2924/1431 , H01L2924/1434 , H01L2924/15174 , H01L2924/15311 , H01L2924/181 , H01L2924/00012 , H01L2224/45099
Abstract: 一个实施方式的半导体器件在第一半导体芯片的第一背面上搭载有第二半导体芯片。另外，第一半导体芯片的上述第一背面中包含：第一区域，在该第一区域形成经由突起电极而与上述第二半导体芯片电连接的多个第一背面电极；以及第二区域，该第二区域比上述第一区域更靠周缘部侧，并且在该第二区域形成第一金属图案。另外，上述第一金属图案相对于上述第一背面的突出高度比上述多个第一背面电极分别相对于上述第一背面的突出高度低。
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公开(公告)号：CN104752242A
公开(公告)日：2015-07-01
申请号：CN201410809750.3
申请日：2014-12-19
Applicant: 瑞萨电子株式会社
CPC classification number: H01L25/50 , H01L21/568 , H01L23/3128 , H01L23/3135 , H01L24/13 , H01L24/16 , H01L24/29 , H01L24/32 , H01L24/81 , H01L24/83 , H01L24/91 , H01L2224/13082 , H01L2224/13111 , H01L2224/13147 , H01L2224/16145 , H01L2224/16227 , H01L2224/27334 , H01L2224/29015 , H01L2224/29036 , H01L2224/2919 , H01L2224/321 , H01L2224/32145 , H01L2224/32225 , H01L2224/73104 , H01L2224/73204 , H01L2224/743 , H01L2224/75252 , H01L2224/75303 , H01L2224/75318 , H01L2224/75745 , H01L2224/81191 , H01L2224/81193 , H01L2224/81815 , H01L2224/83005 , H01L2224/83203 , H01L2224/8385 , H01L2224/83862 , H01L2224/9211 , H01L2924/181 , H01L2924/18161 , H01L2924/00 , H01L2924/00014 , H01L2924/00012 , H01L2924/01047 , H01L2224/81 , H01L2224/83
Abstract: 为了提供了具有改善的可靠性的半导体装置，通过接合夹具将半导体芯片输送至配线基板的芯片安装区域以将半导体芯片和配线基板彼此电气连接。用于将半导体芯片安装至配线基板的接合夹具配备有用于吸附并保持逻辑芯片的保持部分、用于抵靠半导体芯片的背面进行按压的按压部分和用于牢固附着至半导体芯片的背面的外围边缘部分的密封部分。密封部分的用于牢固附着至半导体芯片的背面的表面由树脂制成。
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公开(公告)号：CN105938790A
公开(公告)日：2016-09-14
申请号：CN201610124771.0
申请日：2016-03-04
Applicant: 瑞萨电子株式会社
Abstract: 本发明提供一种制造半导体器件的方法，包括以下步骤：在印刷布线衬底之上安装Si内插器，等离子体清洗Si内插器的上表面，在Si内插器的上表面之上布置NCF，和通过NCF在Si内插器的上表面之上安装半导体芯片。另外，该方法包括通过多个凸起电极用回流焊将第二衬底的多个电极中的每个电极和半导体芯片的多个电极垫中的每个电极垫相互电耦合的步骤，和在将NCF附着到Si内插器之前等离子体清洗Si内插器的表面的步骤。
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公开(公告)号：CN106663660B
公开(公告)日：2019-11-05
申请号：CN201480081265.7
申请日：2014-12-24
Applicant: 瑞萨电子株式会社
Abstract: 半导体装置包括搭载在搭载于配线基板的中介部上且经由中介部而彼此电连接的第一及第二半导体部件。并且，中介部的多个配线层具有从作为基准的主面侧依次层叠的第一配线层、第二配线层及第三配线层。并且，在中介部的夹在第一半导体部件和第二半导体部件之间的第一区域中，第三配线层中的基准电位用配线的比例比第一配线层中的基准电位用配线的比例大。并且，在第一区域中，第一配线层中的信号用配线的比例比第三配线层中的信号用配线的比例大。
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公开(公告)号：CN106663660A
公开(公告)日：2017-05-10
申请号：CN201480081265.7
申请日：2014-12-24
Applicant: 瑞萨电子株式会社
Abstract: 半导体装置包括搭载在搭载于配线基板的中介部上且经由中介部而彼此电连接的第一及第二半导体部件。并且，中介部的多个配线层具有从作为基准的主面侧依次层叠的第一配线层、第二配线层及第三配线层。并且，在中介部的夹在第一半导体部件和第二半导体部件之间的第一区域中，第三配线层中的基准电位用配线的比例比第一配线层中的基准电位用配线的比例大。并且，在第一区域中，第一配线层中的信号用配线的比例比第三配线层中的信号用配线的比例大。
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