公开(公告)号：CN108962879A

公开(公告)日：2018-12-07

申请号：CN201710364072.8

申请日：2017-05-22

申请人： 联华电子股份有限公司

发明人： 任柏翰

IPC分类号： H01L23/64 ,  H01L21/02

CPC分类号： H01G4/06 ,  H01G4/005 ,  H01G4/012 ,  H01G4/08 ,  H01G4/1272 ,  H01G4/33 ,  H01L23/5223 ,  H01L28/87 ,  H01L28/91 ,  H01L23/642 ,  H01L28/40 ,  H01L28/60

摘要： 本发明公开一种电容器及其制造方法，该电容器包括第一电极、介电质以及第二电极。第一电极位于介电层上。介电质覆盖第一电极的侧壁与顶面。第二电极覆盖介电质与介电层，其中第二电极于介电层上的正投影面积大于第一电极于介电层上的正投影面积。本发明的电容器具有良好信赖度。

公开(公告)号：CN108933128A

公开(公告)日：2018-12-04

申请号：CN201810355364.X

申请日：2018-04-19

申请人： 台湾积体电路制造股份有限公司

发明人： 苏桓宽 ,  潘友鸿 ,  王仁磐 ,  翁桐敏 ,  吴宗翰

IPC分类号： H01L27/02 ,  H01L23/64

CPC分类号： H01L27/0629 ,  H01L28/20 ,  H01L28/60 ,  H01L27/0207 ,  H01L23/642 ,  H01L23/647 ,  H01L28/40

摘要： 本揭示提供了半导体装置的形成方法与所形成的半导体装置。第一栅极结构中的电容形成于基板上方。电容包括第一栅电极、半导体层、介电层及第二导电层。第一栅电极包括第一导电层。半导体层包括半导体材料及掺杂物。介电层设置于第一栅电极和半导体层之间。第二导电层接触半导体层。电阻包括第三导电层，且电性连接至电容。

公开(公告)号：CN108766960A

公开(公告)日：2018-11-06

申请号：CN201810522163.4

申请日：2018-05-28

申请人： 哈尔滨工业大学

发明人： 王春青 ,  梁新宇 ,  石宇皓 ,  石成杰

IPC分类号： H01L23/64

CPC分类号： H01L23/642 ,  H01L23/645

摘要： 本发明公开了一种多用途电感‑电容一体化结构，所述结构包括基板、导电层、功能材料薄膜层和导电线圈层，所述基板的上表面设置有导电层；所述导电层作为电容器下层面电极Q3，其上表面设置有功能材料薄膜层；所述功能材料薄膜层作为电容器介质层和电感磁芯，其上表面设置有导电线圈层；所述导电线圈层作为电容器上层面电极，其导电线圈的外圈末端作为电容器输出信号端Q2，其线圈内端作为电容器输入信号端Q1；所述功能材料薄膜层和导电线圈层的层数相同，至少为一层。本发明通过外接其他电子元件可以构成多种应用于集成电路中的电子器件。本发明能够在很大程度上缩小电感‑电容两种无源器件的尺寸，对微系统集成度的提高具有显著的影响。

公开(公告)号：CN104851845B

公开(公告)日：2018-06-22

申请号：CN201510247230.2

申请日：2011-09-22

申请人： 英飞凌科技股份有限公司

发明人： J.A ,  埃尤里

IPC分类号： H01L23/28 ,  H01L23/31 ,  H01L21/50 ,  H01L21/56

CPC分类号： H01L27/0251 ,  H01L23/50 ,  H01L23/642 ,  H01L23/645 ,  H01L25/16 ,  H01L25/50 ,  H01L2924/0002 ,  H01L2924/00

摘要： 本发明涉及具有降低的寄生回路电感的集成电路封装。多层集成电路封装包括具有多个晶体管的开关模式电源电路，该多个晶体管形成开关模式电源电路的主电流回路的一部分。多个晶体管布置在集成电路封装的一层或多层中。该封装进一步包括导电板，该导电板布置在集成电路封装的与多个晶体管不同的层中。导电板足够紧密靠近主电流回路的至少一部分，使得能够响应于主电流回路中的电流变化而在导电板中电磁感应出电流。

公开(公告)号：CN104112727B

公开(公告)日：2018-06-05

申请号：CN201310740963.0

申请日：2013-12-27

申请人： 费查尔德半导体有限公司

发明人： A·R·阿什拉芙扎德 ,  V·G·乌拉尔 ,  J·江 ,  D·金泽 ,  M·M·杜比 ,  全五燮 ,  吴宗麟 ,  M·C·伊斯塔西欧

IPC分类号： H01L23/48 ,  H01L23/31

CPC分类号： H01L23/3121 ,  H01L23/642 ,  H01L23/645 ,  H01L2224/16225 ,  H01L2924/0002 ,  H01L2924/13055 ,  H01L2924/00

摘要： 在一个一般方面中，一种方法可包括使用第一电镀工艺在基板上形成重新分布层以及使用第二电镀工艺在所述重新分布层上形成导电柱。所述方法可包括将半导体管芯耦合至所述重新分布层，并且可包括形成对所述重新分布层的至少一部分以及所述导电柱的至少一部分进行包封的模塑层。

公开(公告)号：CN103828046B

公开(公告)日：2018-05-22

申请号：CN201180073771.8

申请日：2011-09-30

申请人： 英特尔公司

发明人： G.德罗伊格 ,  N.林科维特施 ,  A.沙伊弗

IPC分类号： H01L27/00 ,  H01L21/768

CPC分类号： H01L25/0657 ,  G11C5/04 ,  G11C5/063 ,  G11C7/1057 ,  G11C7/1084 ,  H01L23/481 ,  H01L23/5223 ,  H01L23/642 ,  H01L2223/6622 ,  H01L2224/16145 ,  H01L2225/06513 ,  H01L2225/06544

摘要： 一些实施例提供了用于3D层叠模块的电容性AC耦合层间通信。

公开(公告)号：CN107689362A

公开(公告)日：2018-02-13

申请号：CN201710919718.4

申请日：2017-09-30

申请人： 睿力集成电路有限公司

发明人： 不公告发明人

IPC分类号： H01L23/64

CPC分类号： H01L23/642 ,  H01L28/60 ,  H01L28/92

摘要： 本发明提供一种半导体存储器及其电容轮廓形成方法，在基底上依次形成第一暂时介质层和第二暂时介质层，对所述第二暂时介质层进行刻蚀形成多个电容图案孔，通过对准所述电容图案孔对所述第一暂时介质层进行等离子体干法刻蚀，形成多个电容轮廓孔，在该等离子体干法刻蚀中施加射频脉冲信号，所述射频脉冲信号具有交替发生的脉冲开时段与脉冲关时段，在所述脉冲关时段所述等离子体干法刻蚀的至少部分反应物被带离反应处，使得形成的所述电容轮廓孔的侧壁具有不同的斜度，从而使得半导体存储器中的电容器轮廓较垂直化，由此避免了电容器之间短路现象的发生，提高最终形成的半导体存储器的性能。

公开(公告)号：CN107210262A

公开(公告)日：2017-09-26

申请号：CN201580016424.X

申请日：2015-11-13

申请人： 野田士克林股份有限公司

发明人： 小山田成圣

IPC分类号： H01L21/822 ,  H01L27/04

CPC分类号： H01L23/642 ,  H01G4/33 ,  H01L21/822 ,  H01L23/50 ,  H01L23/647 ,  H01L24/06 ,  H01L24/09 ,  H01L24/13 ,  H01L24/16 ,  H01L24/17 ,  H01L24/33 ,  H01L27/04 ,  H01L2224/0401 ,  H01L2224/16 ,  H01L2224/16265 ,  H01L2924/14 ,  H01L2924/19041 ,  H01L2924/19043 ,  H01L2924/19103

摘要： 一种半导体器件(100)，其配置有：半导体集成电路(2)，其具有凸块安装面(2S)；和薄膜电容器部(1)，其经由凸块(22)连接至凸块安装面。半导体集成电路(2)包括施加有一个极性(Vdd)的电源电压的第一电源焊盘(21V)和施加有另一极性(Gnd)的电源电压的第二电源焊盘(21G)。薄膜电容器部(1)包括连接至第一电源焊盘的第一电极层(11)，连接至第二电源焊盘的第二电极层(12)，和形成在第一电极层与第二电极层之间的介电层(13)。半导体器件设置有：电力供应路径(30)，其被配置为向半导体集成电路供应电力；和薄板状金属电阻器部(17)，其被设置在电力供应路径中并且由具有高于第一电极层和第二电极层的体积电阻率的体积电阻率的金属基高电阻材料制成。

公开(公告)号：CN107170732A

公开(公告)日：2017-09-15

申请号：CN201610811120.9

申请日：2016-09-08

申请人： 株式会社东芝

发明人： 松山宏

IPC分类号： H01L25/07 ,  H01L25/18 ,  H01L23/64

CPC分类号： H01L23/49541 ,  H01L23/15 ,  H01L23/3672 ,  H01L23/3731 ,  H01L23/495 ,  H01L23/49503 ,  H01L23/49838 ,  H01L23/49844 ,  H01L24/01 ,  H01L24/05 ,  H01L24/06 ,  H01L24/09 ,  H01L24/29 ,  H01L24/32 ,  H01L24/48 ,  H01L24/49 ,  H01L24/73 ,  H01L25/18 ,  H01L2224/05552 ,  H01L2224/05554 ,  H01L2224/05624 ,  H01L2224/0603 ,  H01L2224/06181 ,  H01L2224/29101 ,  H01L2224/32157 ,  H01L2224/32225 ,  H01L2224/48137 ,  H01L2224/48159 ,  H01L2224/48227 ,  H01L2224/49111 ,  H01L2224/49113 ,  H01L2224/4917 ,  H01L2224/73265 ,  H01L2924/00014 ,  H01L2924/30105 ,  H01L2924/30107 ,  H01L2224/45099 ,  H01L2924/014 ,  H01L2924/00012 ,  H01L25/072 ,  H01L23/642 ,  H01L23/645

摘要： 根据一个实施方式，半导体装置具有基板、第1导电层、第1半导体芯片、第2半导体芯片、第2导电层、以及第3导电层。第1导电层具有第1导电部与第2导电部。第1半导体芯片具有第1电极、第2电极、以及第3电极。第1电极与第1导电部连接。第2半导体芯片具有第4电极与第5电极。第4电极与第2导电部连接。第2导电层具有第1连接部与第2连接部。第1连接部与第2电极连接。第2连接部与第5电极连接。第2导电层在第1连接部与第2连接部之间具有间隙。第3导电层与第3电极连接。

公开(公告)号：CN107025482A

公开(公告)日：2017-08-08

申请号：CN201610885066.2

申请日：2016-10-10

申请人： 恩智浦有限公司

发明人： 托马斯·苏沃德

IPC分类号： G06K19/077 ,  H01L23/64

CPC分类号： G01R27/2605 ,  G06K9/00577 ,  G06K9/46 ,  G06K19/073 ,  H01L23/49855 ,  H01L23/573 ,  H01L23/642 ,  H01L24/27 ,  H01L24/31 ,  H01L24/32 ,  H01L24/83 ,  H01L2224/29339 ,  H01L2224/29344 ,  H01L2224/32225 ,  H01L2924/01029 ,  H01L2924/14 ,  H05K1/0275 ,  H05K1/0296 ,  H05K1/092 ,  H05K1/181 ,  H05K3/305 ,  G06K19/07745

摘要： 根据本发明的第一方面，提供一种电子装置，该电子装置包括：基板；集成电路；导电胶的层，其位于基板与集成电路之间；至少一个第一电极，其连接到导电胶；以及至少一个第二电极，其连接到导电胶；其中第一电极和第二电极被布置成接收电压产生器输入，使得在所述第一电极与第二电极之间产生电容，其中所述电容的至少一部分贯穿导电胶的层产生；并且其中第一电极和第二电极被布置成输出所述电容。根据本发明的第二方面，构想出一种制造电子装置的对应的方法。