公开(公告)号：CN108649029A

公开(公告)日：2018-10-12

申请号：CN201810415567.3

申请日：2018-05-03

Applicant: 睿力集成电路有限公司

Inventor： 不公告发明人

IPC: H01L27/108

Abstract: 本发明提供一种晶体管结构及其制备方法，制备方法包括如下步骤：提供一衬底，于衬底内形成沟槽结构；形成介电层于沟槽结构的底部及侧壁；形成双导电层结构于介电层表面，双导电层结构包括第一导电层及第二导电层，第二导电层包含结合于第一导电层内的填充部及位于填充部顶上的凸起部，第一导电层的顶端低于衬底的上表面，凸起部的顶部高于第一导电层的顶端且低于衬底的上表面，凸起部的两侧与介电层之间具有绝缘侧沟，凸起部的两侧缘具有缺口槽。通过上述方案，本发明的晶体管结构提高了栅极字线的高度，减小了栅极字线的电阻，减少了器件的访问时间；增加了P/N结与漏极之间的距离，减小了栅极附近的电场，降低了栅极诱导漏极漏电流。

公开(公告)号：CN108648775A

公开(公告)日：2018-10-12

申请号：CN201810424802.3

申请日：2018-05-07

Applicant: 睿力集成电路有限公司

Inventor： 不公告发明人

IPC: G11C7/06 ,  G11C7/08

Abstract: 本发明提供一种灵敏放大器、半导体存储装置及电压差的放大方法，该灵敏放大器包括四个晶体管：第一晶体管的漏极连接第一数据线，源极连接第一时钟信号，栅极连接第二数据线；第二晶体管的漏极连接第二数据线，源极连接第一时钟信号，栅极连接第一数据线；第三晶体管的源极连接第二时钟信号，栅极连接第二数据线；第四晶体管的漏极连接第二数据线，源极连接第二时钟信号，栅极连接第一数据线；第二时钟信号启动在第一数据线上的电压和第二数据线上的电压之间的电压差达到第一阈值，使第三晶体管和第四晶体管放大电压差；第一时钟信号启动在电压差达到第二阈值，使第一晶体管下拉第一数据线上的电压，可提高灵敏度，提升放大速度。

公开(公告)号：CN108598079A

公开(公告)日：2018-09-28

申请号：CN201810388244.X

申请日：2017-08-08

Applicant: 睿力集成电路有限公司

Inventor： 不公告发明人

IPC: H01L27/108

Abstract: 本发明提供了一种存储器、其制造方法及半导体器件，在进行刻蚀以在单元区域形成位线前，就通过保护层对位线插塞(的侧面)进行保护，由此刻蚀形成位线时，虽然单元区域和外围区域的刻蚀深度不同，但不会对单元区域中的位线插塞产生侧刻蚀，从而避免了位线插塞的电阻值增加。

公开(公告)号：CN108595825A

公开(公告)日：2018-09-28

申请号：CN201810359536.0

申请日：2018-04-20

Applicant: 睿力集成电路有限公司

Inventor： 不公告发明人

IPC: G06F17/50

Abstract: 一种集成电路设计的仿真方法、设备及计算机可读存储介质。该方法包括：创建单位长度下的第一寄生电容数据表和第二寄生电容数据表；获取第一金属线的输入参数；根据输入参数从第一寄生电容数据表中匹配第一样本参数，以获取与第一样本参数相对应的第一电容值，并根据第一电容值计算出第一寄生电容；根据输入参数从第二寄生电容数据表中匹配第二样本参数，以获取与第二样本参数相对应的第二电容值，并根据第二电容值计算出第二寄生电容；计算第一金属线的电阻；根据第一寄生电容、第二寄生电容和第一金属线的电阻创建第一金属线的模拟电路单元；以及仿真该模拟电路单元。本发明可以缩减集成电路设计的开发周期，降低设计成本。

公开(公告)号：CN108538835A

公开(公告)日：2018-09-14

申请号：CN201810466991.0

申请日：2018-05-16

Applicant: 睿力集成电路有限公司

Inventor： 不公告发明人

IPC: H01L27/08 ,  H01L29/92

Abstract: 本发明提供一种电容器阵列结构及其制备方法，该方法包括：1）提供一半导体衬底，于半导体衬底上形成叠层结构；2）于叠层结构上形成图形化掩膜层，基于图形化掩膜层于叠层结构中刻蚀出多个电容孔；3）于电容孔的底部及侧壁形成下电极层，支撑层连接下电极层；4）去除牺牲层；5）对下电极层进行氮离子等离子体扩散工艺，氮离子扩散进入下电极层的内表面及外表面；6）于下电极层的内表面及外表面形成电容介质层，于电容介质层的外表面形成上电极层。通过对下电极层进行氮离子等离子体扩散工艺处理，有效提高了电容器的电连接稳定性及电荷存储能力，同时降低了电容器的漏电率。

公开(公告)号：CN108538820A

公开(公告)日：2018-09-14

申请号：CN201810415556.5

申请日：2017-06-30

Applicant: 睿力集成电路有限公司

Inventor： 不公告发明人

IPC: H01L23/64

Abstract: 本发明提供一种电容器结构，包括：下极板，连接有下电极；上极板，连接有上电极；高电介质膜层结构，位于上极板与下极板之间；绝缘层，覆盖于下电极的表面，且绝缘层上设置有显露下电极的开口，其中，下极板经由开口与下电极相连接，且高电介质膜层结构的端部、上极板的端部以及上电极的端部分别通过绝缘层与下电极绝缘隔开。通过本发明的方案，高电介质膜层结构可以在电容介电层厚度不变的情况下，缩小等效氧化层的厚度，还可以在保持或缩小等效氧化层厚度的同时，有足够的物理厚度来限制量子隧穿效应的影响，防止漏电流增大从而导致器件失效。

公开(公告)号：CN108520852A

公开(公告)日：2018-09-11

申请号：CN201810561065.1

申请日：2018-06-04

Applicant: 睿力集成电路有限公司

Inventor： 不公告发明人

IPC: H01J37/32

Abstract: 本发明教示一种等离子蚀刻的喷头异常监测系统及方法。该等离子蚀刻的喷头异常监测方法包括，将监控片固定于等离子体刻蚀机的下电极组件上，并确定所述监控片上的复数个监测点的位置；经喷头流出聚合物反应测试的沉积气体，所述沉积气体沉积在所述监控片上，形成聚合物；分别获得所述监控片中各所述监测点处的所述聚合物的厚度，并将所述聚合物的厚度数据之上传到控制中心，根据所述聚合物的厚度数据来判断是否达到停机条件；当达到停机条件，所述控制中心控制等离子刻蚀机即时停机。利用本发明的技术方案，能够准确的监测喷头异常状况，并根据监测结果实现对等离子体刻蚀机台的控制，实现即时停机，从而降低晶圆的报废，提高产品良率。

公开(公告)号：CN108520764A

公开(公告)日：2018-09-11

申请号：CN201810306235.1

申请日：2018-04-08

Applicant: 睿力集成电路有限公司

Inventor： 不公告发明人

IPC: G11C11/401 ,  H03K5/133

CPC classification number: G11C11/401 ,  H03K5/133 ,  H03K2005/00019

Abstract: 本发明实施例提供一种双倍速率同步动态随机存储器，包括第一控制脉冲产生电路，用于根据接收到的列地址选通脉冲产生第一控制脉冲，以使第一控制脉冲与列地址选通脉冲之间符合预设逻辑函数，其中，一个列地址选通脉冲对应一个预设时钟周期数；以及列地址选通脉冲延迟电路，列地址选通脉冲延迟电路与第一控制脉冲产生电路连接以接收第一控制脉冲；其中，列地址选通脉冲延迟电路用于接收第一命令，并根据第一控制脉冲对第一命令进行延迟得到第二命令，延迟的时钟周期数和第一控制脉冲对应的十进制数的差值为同一数值，且第二命令相对于第一命令延迟的时钟周期数等于列地址选通脉冲对应的预设时钟周期数。本发明的随机存储器结构较为简单。

公开(公告)号：CN108493104A

公开(公告)日：2018-09-04

申请号：CN201810317249.3

申请日：2018-04-10

Applicant: 睿力集成电路有限公司

Inventor： 不公告发明人

IPC: H01L21/311 ,  H01L21/3213

CPC classification number: H01L21/31116 ,  H01L21/32136 ,  H01L21/32137

Abstract: 本发明提供等离子体刻蚀方法及等离子体刻蚀后处理方法，包括如下步骤：1）提供一待刻蚀目标材料层；2）于待刻蚀目标材料层的表面形成图形化掩膜层；3）依据图形化掩膜层对待刻蚀目标材料层进行干法刻蚀，以在待刻蚀目标材料层内形成凹槽，凹槽的内表面形成有第一损伤层；4）使用第一处理气体对第一损伤层进行第一次刻蚀后处理，第一次刻蚀后处理后凹槽的内表面形成有第二损伤层；5）使用第二处理气体对第二损伤层进行第二次刻蚀后处理，第二次刻蚀后处理后凹槽的内表面残留有第二损伤层残留层。本发明可以防止形成的半导体元器件的电器性能不良及物理性能不良，进而确保半导体元器件的可靠性。

公开(公告)号：CN107564892B

公开(公告)日：2018-08-24

申请号：CN201710730496.1

申请日：2017-08-23

Applicant: 睿力集成电路有限公司

Inventor： 不公告发明人

IPC: H01L23/64 ,  H01L21/02

Abstract: 本发明提供了一种电容器及其形成方法、半导体器件。利用两个表面均为不平坦的下电极，并在下电极的两个表面上均覆盖电容介质层和上电极，从而可使下电极在其两个表面上均能够与电容介质层和上电极构成一电容，同时，所构成的两个电容中的电极表面均为不平坦的表面，因此在相同的尺寸下，本发明提供的电容器中具有更大的电极表面积。可见，在相同尺寸下，本发明中的电容器具备更大的电容值，进而在实现器件尺寸的缩减时，即可在确保电容器的电容值的基础上，形成更小尺寸的电容器。