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公开(公告)号：CN107768426B
公开(公告)日：2021-06-08
申请号：CN201710815642.0
申请日：2013-06-11
申请人： 英特尔公司
IPC分类号： H01L29/06 , H01L29/201 , H01L29/40 , H01L29/423 , H01L29/775 , H01L29/78 , H01L29/786 , B82Y10/00 , B82Y40/00
摘要： 描述了一种包含低带隙包覆层的沟道区的非平面半导体器件。例如，半导体器件包括被设置在衬底上方的由多条纳米线构成的竖直排列。每一条纳米线包括具有第一带隙的内部区域和包围所述内部区域的外部包覆层。所述包覆层具有第二较低带隙。栅叠置体被设置在所述纳米线中的每一条纳米线的所述沟道区上并且完全包围所述纳米线中的每一条纳米线的所述沟道区。所述栅极叠置体包括被设置在所述包覆层上并且包围所述包覆层的栅极电介质层和被设置在所述栅极电介质层上的栅极电极。源极区和漏极区被设置在所述纳米线的所述沟道区的任一侧上。
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公开(公告)号：CN107359197B
公开(公告)日：2021-05-28
申请号：CN201710216991.0
申请日：2013-06-12
申请人： 英特尔公司
IPC分类号： H01L29/739 , H01L29/78 , H01L29/161 , H01L29/16 , H01L21/331 , H01L21/336
摘要： 描述了CMOS架构的隧穿场效应晶体管(TFET)以及制造N型和P型TEFT的方法。例如，隧穿场效应晶体管(TFET)包括同质结有源区，所述同质结有源区设置在衬底上方。所述同质结有源区包括在其中具有无掺杂的沟道区的弛豫的Ge或GeSn本体。所述同质结有源区还包括掺杂的源极区和漏极区，所述掺杂的源极区和漏极区设置在所述沟道区的任一侧上的弛豫的Ge或GeSn本体中。所述TFET还包括栅极叠置体，所述栅极叠置体设置在所述源极区与所述漏极区之间的所述沟道区上。所述栅极叠置体包括栅极电介质部分和栅极电极部分。
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公开(公告)号：CN106030816B
公开(公告)日：2019-10-18
申请号：CN201480076340.0
申请日：2014-03-26
申请人： 英特尔公司
IPC分类号： H01L29/78 , H01L21/336
摘要： 讨论了与具有增强的击穿电压的III‑N晶体管有关的技术、包含这样的晶体管的系统以及用于形成它们的方法。这样的晶体管包括处于衬底之上的具有开口的硬掩模、源极、漏极以及处于源极与漏极之间的沟道，并且源极或漏极的一部分设置在硬掩模的开口之上。
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公开(公告)号：CN105793992B
公开(公告)日：2019-10-18
申请号：CN201380081117.0
申请日：2013-12-23
申请人： 英特尔公司
IPC分类号： H01L29/78 , H01L21/336
摘要： 本文所描述的本公开内容的实施例包括一种遂穿场效应晶体管(TFET)，该TFET具有：漏极区；源极区，所述源极区具有与所述漏极区相反的导电类型；沟道区，所述沟道区被布置在所述源极区与所述漏极区之间；栅极，所述栅极被布置在所述沟道区上方；以及异质袋状件，所述异质袋状件被布置在所述源极区和所述沟道区的结附近。所述异质袋状件包括与所述沟道区不同的半导体材料，并且包括比所述沟道区中的带隙低的遂穿势垒，并且在所述沟道区中形成量子阱，以便当向所述栅极施加的电压高于阈值电压时增加通过所述TFET晶体管的电流。
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公开(公告)号：CN107768426A
公开(公告)日：2018-03-06
申请号：CN201710815642.0
申请日：2013-06-11
申请人： 英特尔公司
IPC分类号： H01L29/06 , H01L29/201 , H01L29/40 , H01L29/423 , H01L29/775 , H01L29/78 , H01L29/786 , B82Y10/00 , B82Y40/00
CPC分类号： H01L29/0665 , B82Y10/00 , B82Y40/00 , H01L29/0673 , H01L29/068 , H01L29/201 , H01L29/401 , H01L29/42392 , H01L29/66469 , H01L29/775 , H01L29/785 , H01L29/78696 , H01L2924/0002 , H01L2924/00
摘要： 描述了一种包含低带隙包覆层的沟道区的非平面半导体器件。例如，半导体器件包括被设置在衬底上方的由多条纳米线构成的竖直排列。每一条纳米线包括具有第一带隙的内部区域和包围所述内部区域的外部包覆层。所述包覆层具有第二较低带隙。栅叠置体被设置在所述纳米线中的每一条纳米线的所述沟道区上并且完全包围所述纳米线中的每一条纳米线的所述沟道区。所述栅极叠置体包括被设置在所述包覆层上并且包围所述包覆层的栅极电介质层和被设置在所述栅极电介质层上的栅极电极。源极区和漏极区被设置在所述纳米线的所述沟道区的任一侧上。
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公开(公告)号：CN104160482B
公开(公告)日：2018-01-09
申请号：CN201180076136.5
申请日：2011-12-28
申请人： 英特尔公司
IPC分类号： H01L21/28 , H01L21/3205 , H01L29/78 , H01L21/336
CPC分类号： H01L29/41791 , B82Y40/00 , B82Y99/00 , G11C7/02 , H01L23/485 , H01L23/535 , H01L27/115 , H01L29/0649 , H01L29/0673 , H01L29/0676 , H01L29/16 , H01L29/42392 , H01L29/66477 , H01L29/66795 , H01L29/775 , H01L29/785 , H01L29/78696 , H01L2029/7858 , H01L2924/0002 , Y10S977/762 , Y10S977/89 , H01L2924/00
摘要： 本发明的实施例中提供用于减小纳米线晶体管中的寄生电阻的触点技术和配置。在一实施例中，装置包括半导体衬底、在半导体衬底上形成的隔离层、包括纳米线材料的形成在隔离层上以为晶体管提供沟道的沟道层、以及与沟道层耦合的触点，该触点被配置为在至少一个平面维度上包围沟道层的纳米线材料且为晶体管提供源极端或漏极端。
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公开(公告)号：CN107039515A
公开(公告)日：2017-08-11
申请号：CN201710000739.6
申请日：2011-12-19
申请人： 英特尔公司
IPC分类号： H01L29/775 , H01L29/786 , H01L21/335 , G05F3/02 , B82Y10/00 , H01L29/06 , H01L29/20
CPC分类号： H01L29/0673 , B82Y10/00 , G05F3/02 , H01L21/02603 , H01L21/02636 , H01L21/225 , H01L21/283 , H01L21/30604 , H01L21/31 , H01L21/31116 , H01L21/32133 , H01L21/324 , H01L29/04 , H01L29/0676 , H01L29/068 , H01L29/2003 , H01L29/41725 , H01L29/42356 , H01L29/42392 , H01L29/66439 , H01L29/66462 , H01L29/66469 , H01L29/775 , H01L29/78696
摘要： 本发明描述了适合于高电压和高频率操作的晶体管，特别是高电压场效应晶体管。在衬底上垂直地或水平地设置纳米线。所述纳米线的纵向长度被限定到第一半导体材料的沟道区中，源极区与所述沟道区的第一端电耦合，漏极区与所述沟道区的第二端电耦合，并且非本征漏极区设置于所述沟道区与漏极区之间。所述非本征漏极区的带隙比所述第一半导体的带隙宽。包括栅极导体和栅极绝缘体的栅极堆叠体同轴地完全环绕所述沟道区，漏极和源极接触部类似地也同轴地完全环绕所述漏极和源极区。
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公开(公告)号：CN104011867B
公开(公告)日：2016-12-07
申请号：CN201180075770.7
申请日：2011-12-23
申请人： 英特尔公司
IPC分类号： H01L29/772 , H01L21/335
CPC分类号： H01L29/7787 , H01L21/02241 , H01L21/02252 , H01L21/02255 , H01L21/02258 , H01L21/02458 , H01L21/0254 , H01L21/268 , H01L21/30604 , H01L21/30612 , H01L21/31111 , H01L29/2003 , H01L29/205 , H01L29/365 , H01L29/401 , H01L29/4236 , H01L29/512 , H01L29/518 , H01L29/66462
摘要： 具有凹进栅极的III-N晶体管。外延叠置体包括掺杂III-N源极/漏极层和设置在源极/漏极层与III-N沟道层之间的III-N蚀刻停止层。一种蚀刻工艺，例如，利用光化学氧化，选择性地蚀刻在蚀刻停止层之上的源极/漏极层。在蚀刻停止层之上设置栅电极以形成凹进栅极III-N HEMT。可以利用在氧化蚀刻停止层之上的栅电极氧化蚀刻停止层的至少一部分以用于包括III-N氧化物的凹进栅极III-N MOS-HEMT。可以在氧化蚀刻停止层之上形成高k电介质，使栅电极在该高k电介质之上以形成具有复合栅极电介质叠置体的凹进栅极III-N MOS-HEMT。
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公开(公告)号：CN105745769A
公开(公告)日：2016-07-06
申请号：CN201380081120.2
申请日：2013-12-23
申请人： 英特尔公司
IPC分类号： H01L33/00
CPC分类号： H01L29/1037 , H01L29/0649 , H01L29/161 , H01L29/2003 , H01L29/66795
摘要： 公开了一种用于在具有多深宽比掩模的异质衬底上形成无缺陷半导体结构的技术。多深宽比掩模包括形成在衬底上的第一层、第二层和第三层。第二层具有比分别在第一层中的第一开口和第三层中的第三开口要宽的第二开口。全部三个开口以公共中心轴为中心。从衬底的顶部表面生长半导体材料，并且横向地生长到第二开口内的第一层的顶部表面上。通过将第三层用作为蚀刻掩模，来蚀刻被布置在第三开口内并且位于第三开口的垂直下方的半导体材料，以使得横向地溢出到第一层的顶部表面上的保留材料形成保留结构。
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公开(公告)号：CN102668089B
公开(公告)日：2016-04-20
申请号：CN201080058274.6
申请日：2010-12-02
申请人： 英特尔公司
IPC分类号： H01L29/772 , H01L21/335
CPC分类号： H01L29/7784 , H01L29/151 , H01L29/155 , H01L29/201 , H01L29/205 , H01L29/401 , H01L29/41725 , H01L29/41775 , H01L29/42316 , H01L29/4236 , H01L29/517 , H01L29/66462 , H01L29/775 , H01L29/7783 , H01L29/78
摘要： 公开了用于向在半导体异质结构中形成的器件提供低电阻自对准接触的技术。例如，可以采用所述技术形成与在III-V族和SiGe/Ge材料系中制造的量子阱晶体管的栅极、源极区和漏极区的接触。与在源极/漏极接触和栅极之间导致了相对较大的空间的常规接触工艺流程不同，由文中描述的技术提供的作为产物的源极和漏极接触是自对准的，因为每一接触均与栅极电极对准，并通过间隔体材料与之隔离。
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