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公开(公告)号：CN106847814B
公开(公告)日：2020-12-08
申请号：CN201710001499.1
申请日：2011-12-19
Applicant: 英特尔公司
IPC: H01L27/092 , H01L21/8238 , H01L21/84 , H01L27/12 , H01L29/423 , H01L21/335 , H01L29/775 , H01L29/786 , B82Y10/00
Abstract: 公开了用于在同一衬底(例如硅)上的异质材料，例如III‑V族半导体材料和IV族半导体(例如Ge)的共同集成的架构和技术。在实施例中，具有交替的纳米线和牺牲层的多层异质半导体材料堆叠体用来释放纳米线并允许完全围绕纳米线晶体管的沟道区的同轴栅极结构的形成。在实施例中，单独的PMOS和NMOS沟道半导体材料与具有交替的Ge/III‑V层的覆盖层的起始衬底共同集成。在实施例中，在单独PMOS和单独NMOS器件内的多个堆叠的纳米线的垂直集成使能给定的布局区域的相当大的驱动电流。
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公开(公告)号：CN104011868B
公开(公告)日：2017-02-15
申请号：CN201180075624.4
申请日：2011-12-19
Applicant: 英特尔公司
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/158 , B82Y10/00 , H01L21/02603 , H01L23/66 , H01L27/0605 , H01L27/0886 , H01L29/045 , H01L29/0669 , H01L29/0673 , H01L29/0676 , H01L29/068 , H01L29/2003 , H01L29/205 , H01L29/42392 , H01L29/66431 , H01L29/66462 , H01L29/66469 , H01L29/66522 , H01L29/66742 , H01L29/775 , H01L29/778 , H01L29/7786 , H01L29/785 , H01L29/78618 , H01L29/78681 , H01L29/78696 , H01L2223/6677 , Y10S977/938
Abstract: Ⅲ族-N纳米线设置于衬底上。纵向长度的纳米线被限定在第一Ⅲ族-N材料的沟道区中，源极区与沟道区的第一端电耦合，并且漏极区与沟道区的第二端电耦合。在第一Ⅲ族-N材料上的第二Ⅲ族-N材料用作纳米线表面上的电荷诱导层，和/或势垒层。栅极绝缘体和/或栅极导体在沟道区内完全同轴地环绕纳米线。漏极触点和源极触点可以类似地完全同轴地环绕漏极区和源极区。
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公开(公告)号：CN106030812A
公开(公告)日：2016-10-12
申请号：CN201480076167.4
申请日：2014-03-27
Applicant: 英特尔公司
CPC classification number: H01L29/161 , H01L21/823412 , H01L21/823431 , H01L21/823807 , H01L21/823821 , H01L27/0886 , H01L27/0924 , H01L27/1104 , H01L29/1054 , H01L29/165 , H01L29/66795 , H01L29/7848 , H01L29/785
Abstract: 讨论了与具有锗锡的集成电路和晶体管、包含这些晶体管的系统、以及用于形成这种集成电路的方法相关的技术。这些晶体管包括沟道区，该沟道区包括鳍部的锗锡部分，以使得鳍部包括被设置在衬底上方的缓冲层以及被设置在缓冲层上方的锗锡部分。
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公开(公告)号：CN107039515B
公开(公告)日：2021-05-25
申请号：CN201710000739.6
申请日：2011-12-19
Applicant: 英特尔公司
IPC: H01L29/775 , H01L29/786 , H01L21/335 , G05F3/02 , B82Y10/00 , H01L29/06 , H01L29/20
Abstract: 本发明描述了适合于高电压和高频率操作的晶体管，特别是高电压场效应晶体管。在衬底上垂直地或水平地设置纳米线。所述纳米线的纵向长度被限定到第一半导体材料的沟道区中，源极区与所述沟道区的第一端电耦合，漏极区与所述沟道区的第二端电耦合，并且非本征漏极区设置于所述沟道区与漏极区之间。所述非本征漏极区的带隙比所述第一半导体的带隙宽。包括栅极导体和栅极绝缘体的栅极堆叠体同轴地完全环绕所述沟道区，漏极和源极接触部类似地也同轴地完全环绕所述漏极和源极区。
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公开(公告)号：CN106887453B
公开(公告)日：2020-08-21
申请号：CN201710025642.0
申请日：2011-12-19
Applicant: 英特尔公司
IPC: H01L29/06 , H01L29/20 , H01L29/775 , H01L29/778 , H01L29/78 , H01L29/786 , H01L21/335 , B82Y10/00
Abstract: 本发明涉及Ⅲ族‑N纳米线晶体管。Ⅲ族‑N纳米线设置于衬底上。纵向长度的纳米线被限定在第一Ⅲ族‑N材料的沟道区中，源极区与沟道区的第一端电耦合，并且漏极区与沟道区的第二端电耦合。在第一Ⅲ族‑N材料上的第二Ⅲ族‑N材料用作纳米线表面上的电荷诱导层，和/或势垒层。栅极绝缘体和/或栅极导体在沟道区内完全同轴地环绕纳米线。漏极触点和源极触点可以类似地完全同轴地环绕漏极区和源极区。
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Patent Agency Ranking
公开(公告)号：CN105229793B
公开(公告)日：2019-04-30
申请号：CN201380073111.9
申请日：2013-03-15
Applicant: 英特尔公司
IPC: H01L29/78 , H01L21/336
Abstract: 本说明的纳米线器件可以用以下方法产生：在至少一个纳米线晶体管的制造期间并入至少一个硬掩模以帮助保护最上层沟道纳米线使其免受可能由诸如置换栅极工艺和/或纳米线释放工艺中使用的那些工艺等的制造工艺所产生的损害。至少一个硬掩模的使用可以在多层堆叠的纳米线晶体管中产生大体上无损害的最上层沟道纳米线，这可以提高沟道纳米线的均匀性和整个多层堆叠的纳米线晶体管的可靠性。
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公开(公告)号：CN103999226A
公开(公告)日：2014-08-20
申请号：CN201180075625.9
申请日：2011-12-19
Applicant: 英特尔公司
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L21/845 , B82Y10/00 , H01L21/0228 , H01L21/02532 , H01L21/02546 , H01L21/30604 , H01L21/823807 , H01L21/823821 , H01L21/8258 , H01L27/092 , H01L27/0922 , H01L27/0924 , H01L27/1211 , H01L29/0673 , H01L29/16 , H01L29/20 , H01L29/205 , H01L29/42392 , H01L29/66439 , H01L29/66469 , H01L29/775 , H01L29/785 , H01L29/7853 , H01L29/78696
Abstract: 本发明公开了用于在同一衬底(例如硅)上的异质材料，例如III-V族半导体材料和IV族半导体(例如Ge)的共同集成的架构和技术。在实施例中，具有交替的纳米线和牺牲层的多层异质半导体材料堆叠体用来释放纳米线并允许完全围绕纳米线晶体管的沟道区的同轴栅极结构的形成。在实施例中，单独的PMOS和NMOS沟道半导体材料与具有交替的Ge/III-V层的覆盖层的起始衬底共同集成。在实施例中，在单独PMOS和单独NMOS器件内的多个堆叠的纳米线的垂直集成使能给定的布局区域的相当大的驱动电流。
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公开(公告)号：CN113451261A
公开(公告)日：2021-09-28
申请号：CN202011477095.8
申请日：2020-12-15
Applicant: 英特尔公司
IPC: H01L23/522 , H01L49/02
Abstract: 电容器器件包括：具有第一金属合金或金属氧化物的第一电极；与第一电极相邻的弛豫铁电层，其中铁电层包括铅、钡、锰、锆、钛、铁、铋、锶、钕、钾或铌中的两种或更多种、以及氧；以及与弛豫铁电层耦合的第二电极，其中第二电极包括第二金属合金或第二金属氧化物。
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公开(公告)号：CN106030812B
公开(公告)日：2019-09-24
申请号：CN201480076167.4
申请日：2014-03-27
Applicant: 英特尔公司
Abstract: 讨论了与具有锗锡的集成电路和晶体管、包含这些晶体管的系统、以及用于形成这种集成电路的方法相关的技术。这些晶体管包括沟道区，该沟道区包括鳍部的锗锡部分，以使得鳍部包括被设置在衬底上方的缓冲层以及被设置在缓冲层上方的锗锡部分。
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公开(公告)号：CN110047752A
公开(公告)日：2019-07-23
申请号：CN201910241401.9
申请日：2013-03-15
Applicant: 英特尔公司
IPC: H01L21/335 , H01L21/336 , H01L21/033 , H01L29/06 , H01L29/10 , H01L29/423 , H01L29/775 , H01L29/78 , H01L29/786 , B41F3/46 , B41F17/08 , B41N10/04
Abstract: 本说明的纳米线器件可以用以下方法产生：在至少一个纳米线晶体管的制造期间并入至少一个硬掩模以帮助保护最上层沟道纳米线使其免受可能由诸如置换栅极工艺和/或纳米线释放工艺中使用的那些工艺等的制造工艺所产生的损害。至少一个硬掩模的使用可以在多层堆叠的纳米线晶体管中产生大体上无损害的最上层沟道纳米线，这可以提高沟道纳米线的均匀性和整个多层堆叠的纳米线晶体管的可靠性。
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