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公开(公告)号：CN1183601C
公开(公告)日：2005-01-05
申请号：CN00131690.7
申请日：2000-08-31
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L27/10 , H01L21/8239
CPC classification number: H01L27/11521 , H01L27/115
Abstract: 减小层叠栅极的电容耦合偏差的非易失性半导体器件，具有存储单元阵列，具有第一和第二栅极，第一栅极图形从元件形成区域上部分重合到元件分离绝缘膜上，与第一栅极相邻在元件分离绝缘膜上配置保护绝缘膜。减小了元件分离绝缘膜的埋入高宽比和元件分离宽度，加工控制性和数据重写优良，成本低密度高，电荷蓄积层至少由两层导电层组成，下层端面位置与元件分离区域的端部相一致，上层与下层相同宽度或更宽。
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公开(公告)号：CN1531099A
公开(公告)日：2004-09-22
申请号：CN200410031257.X
申请日：2000-08-31
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L27/10
CPC classification number: H01L27/11521 , H01L27/115
Abstract: 减小层叠栅极的电容耦合偏差的非易失性半导体器件，具有存储单元阵列，具有第一和第二栅极，第一栅极图形从元件形成区域上部分重合到元件分离绝缘膜上，与第一栅极相邻在元件分离绝缘膜上配置保护绝缘膜。减小了元件分离绝缘膜的埋入高宽比和元件分离宽度，加工控制性和数据重写优良，成本低密度高，电荷蓄积层至少由两层导电层组成，下层端面位置与元件分离区域的端部相一致，上层与下层相同宽度或更宽。
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公开(公告)号：CN1292480C
公开(公告)日：2006-12-27
申请号：CN03104439.5
申请日：2003-02-14
Applicant: 株式会社东芝
CPC classification number: H01L27/11521 , G11C16/0483 , H01L27/0207 , H01L27/115 , H01L27/11519 , H01L27/11524
Abstract: 一种非易失性半导体存储装置，其特征在于：具有：配置在行方向的多条字线；配置在与字线正交的列方向的位线；配置在列方向，并且具有通过多条字线的任意一条，分别控制电荷存储状态的电荷存储层的存储单元晶体管；在存储单元晶体管的排列的一端一侧，在列方向相邻配置，并且选择排列的存储单元晶体管的多个第一选择晶体管；连接了第一选择晶体管的各栅极的第一选择栅布线。
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公开(公告)号：CN1270325C
公开(公告)日：2006-08-16
申请号：CN02126275.6
申请日：2002-02-20
Applicant: 株式会社东芝
Abstract: 本发明公开一种即使相邻存储单元间隔窄小也可以降低由于电容耦合而产生的数据紊乱的半导体集成电路装置、半导体存储装置及其数据写入方法，具有：与第一存储单元块电连接的第一数据传送线，与第二存储单元块电连接用的第二数据传送线，对所述第一、第二数据传送线中的任一条实施充电的充电电路，第一数据保持电路，与所述第一数据保持电路电连接的第二、第三数据保持电路，依据保持在所述第三数据保持电路处的数据对第一电压节点实施充电或放电的充电和放电电路，使所述第一电压节点与所述第一、第二数据传送线中的任一条电连接的第一连接电路，第四数据保持电路，以及使所述第四数据保持电路与所述第一电压节点电连接用的第二连接电路。
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公开(公告)号：CN1203547C
公开(公告)日：2005-05-25
申请号：CN01125590.0
申请日：2001-08-16
Applicant: 株式会社东芝
IPC: H01L23/52 , H01L27/10 , H01L21/8239 , H01L21/768
CPC classification number: H01L23/528 , H01L27/115 , H01L27/11524 , H01L27/11529 , H01L2924/0002 , H01L2924/00
Abstract: 作为连接在半导体衬底上线和间距宽度不同的2个线和间距图案组的区域的配线图案，线和间距宽度小的区域的线图案的偶数的图案，在和线和间距宽度大的区域的线图案连接的同时，在长度方向的中途使线宽度阶梯形加粗，线和间距宽度小的区域的线图案的奇数的图案，使其终端位置在连接区域中各不相同。由此，抑制在连接区域上使用光刻法形成细微的配线图案时的析像度和焦深的恶化。
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Patent Agency Ranking
公开(公告)号：CN1181552C
公开(公告)日：2004-12-22
申请号：CN01133826.1
申请日：2001-09-26
Applicant: 株式会社东芝
IPC: H01L27/10 , H01L27/112 , H01L29/76 , H01L21/82
CPC classification number: H01L27/11526 , H01L21/76229 , H01L27/105 , H01L27/115 , H01L27/11519 , H01L27/11521 , H01L27/11524 , H01L27/11529 , H01L27/11531 , H01L27/11543 , H01L29/7887
Abstract: 选择门区的半导体装置设有：半导体层；形成于半导体层上的第1绝缘膜；形成于第1绝缘膜上的第1电极层；由贯通第1电极层及第1绝缘膜直达半导体层内形成的元件分离绝缘膜构成的元件分离区，元件分离区分离了元件区，与第1电极层自动匹配地形成元件分离区；形成于第1电极层及元件分离区上的第2绝缘膜，第2绝缘膜具有使第1电极层表面露出的开口部；形成于第2绝缘膜上及第1电极层中被露出的表面上的第2电极层，第2电极层通过开口部与第1电极层电连接。
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公开(公告)号：CN1519938A
公开(公告)日：2004-08-11
申请号：CN03104439.5
申请日：2003-02-14
Applicant: 株式会社东芝
CPC classification number: H01L27/11521 , G11C16/0483 , H01L27/0207 , H01L27/115 , H01L27/11519 , H01L27/11524
Abstract: 一种非易失性半导体存储装置，其特征在于：具有：配置在行方向的多条字线；配置在与字线正交的列方向的位线；配置在列方向，并且具有通过多条字线的任意一条，分别控制电荷存储状态的电荷存储层的存储单元晶体管；在存储单元晶体管的排列的一端一侧，在列方向相邻配置，并且选择排列的存储单元晶体管的多个第一选择晶体管；连接了第一选择晶体管的各栅极的第一选择栅布线。
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公开(公告)号：CN100470738C
公开(公告)日：2009-03-18
申请号：CN200610067451.2
申请日：2004-05-21
Applicant: 株式会社东芝
IPC: H01L21/336 , H01L21/28 , H01L21/8247
CPC classification number: H01L27/11521 , H01L21/28273 , H01L27/115 , H01L29/42324 , H01L29/66825
Abstract: 本发明实现可减少隧道绝缘膜中的电荷陷阱发生量或漏电流发生量的非易失性存储单元。非易失性存储单元具备有：包括越靠近元件隔离绝缘膜3膜厚越变厚部分的隧道绝缘膜4，设于隧道绝缘膜4之上的浮栅电极5、6，设于浮栅电极5、6上方的控制栅电极7，以及设于控制栅电极7与浮栅电极5、6之间的电极间绝缘膜8。
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公开(公告)号：CN1277315C
公开(公告)日：2006-09-27
申请号：CN200410042441.4
申请日：2004-05-21
Applicant: 株式会社东芝
IPC: H01L27/105 , H01L27/115 , H01L29/788 , H01L29/792 , H01L21/8239 , H01L21/8247 , H01L21/76 , H01L21/00
CPC classification number: H01L27/11521 , H01L21/28273 , H01L27/115 , H01L29/42324 , H01L29/66825
Abstract: 本发明实现可减少隧道绝缘膜中的电荷陷阱发生量或漏电流发生量的非易失性存储单元。非易失性存储单元具备有：包括越靠近元件隔离绝缘膜3膜厚越变厚部分的隧道绝缘膜4，设于隧道绝缘膜4之上的浮栅电极5、6，设于浮栅电极5、6上方的控制栅电极7，以及设于控制栅电极7与浮栅电极5、6之间的电极间绝缘膜8。
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公开(公告)号：CN1339824A
公开(公告)日：2002-03-13
申请号：CN01125590.0
申请日：2001-08-16
Applicant: 株式会社东芝
IPC: H01L23/52 , H01L27/10 , H01L21/8239 , H01L21/768
CPC classification number: H01L23/528 , H01L27/115 , H01L27/11524 , H01L27/11529 , H01L2924/0002 , H01L2924/00
Abstract: 作为连接在半导体衬底上线和间距宽度不同的2个线和间距图案组的区域的配线图案,线和间距宽度小的区域的线图案的偶数的图案,在和线和间距宽度大的区域的线图案连接的同时,在长度方向的中途使线宽度阶梯形加粗,线和间距宽度小的区域的线图案的奇数的图案,使其终端位置在连接区域中各不相同。由此,抑制在连接区域上使用光刻法形成细微的配线图案时的析像度和焦深的恶化。
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