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公开(公告)号：CN1183601C
公开(公告)日：2005-01-05
申请号：CN00131690.7
申请日：2000-08-31
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L27/10 , H01L21/8239
CPC classification number: H01L27/11521 , H01L27/115
Abstract: 减小层叠栅极的电容耦合偏差的非易失性半导体器件，具有存储单元阵列，具有第一和第二栅极，第一栅极图形从元件形成区域上部分重合到元件分离绝缘膜上，与第一栅极相邻在元件分离绝缘膜上配置保护绝缘膜。减小了元件分离绝缘膜的埋入高宽比和元件分离宽度，加工控制性和数据重写优良，成本低密度高，电荷蓄积层至少由两层导电层组成，下层端面位置与元件分离区域的端部相一致，上层与下层相同宽度或更宽。
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公开(公告)号：CN1155095C
公开(公告)日：2004-06-23
申请号：CN00106967.5
申请日：2000-04-26
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L21/82
CPC classification number: H01L27/11526 , H01L27/105 , H01L27/11529 , H01L27/11543 , Y10S257/909
Abstract: 在同一衬底上边设置单元晶体管和外围晶体管的EEPROM中，即便各自栅极长度不同，也可以使后氧化量或退火的条件最佳化。例如，在用第1绝缘膜37覆盖栅极长度比外围CT的栅极电极41还短的单元晶体管ST一侧的状态下，在氧化气氛中进行退火。充分生长外围晶体管CT的源·漏扩散层42、43与栅极电极部分41重叠。在单元晶体管ST一侧抑制氧化的进行，使得抑制因后氧化而形成的鸟喙量的增加或因杂质的过度扩散所引起的短沟效应。
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公开(公告)号：CN1531099A
公开(公告)日：2004-09-22
申请号：CN200410031257.X
申请日：2000-08-31
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L27/10
CPC classification number: H01L27/11521 , H01L27/115
Abstract: 减小层叠栅极的电容耦合偏差的非易失性半导体器件，具有存储单元阵列，具有第一和第二栅极，第一栅极图形从元件形成区域上部分重合到元件分离绝缘膜上，与第一栅极相邻在元件分离绝缘膜上配置保护绝缘膜。减小了元件分离绝缘膜的埋入高宽比和元件分离宽度，加工控制性和数据重写优良，成本低密度高，电荷蓄积层至少由两层导电层组成，下层端面位置与元件分离区域的端部相一致，上层与下层相同宽度或更宽。
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公开(公告)号：CN1277460A
公开(公告)日：2000-12-20
申请号：CN00106967.5
申请日：2000-04-26
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L21/82
CPC classification number: H01L27/11526 , H01L27/105 , H01L27/11529 , H01L27/11543 , Y10S257/909
Abstract: 在同一衬底上边设置单元晶体管和外围晶体管的EEPROM中,即便各自栅极长度不同,也可以使后氧化量或退火的条件最佳化。例如,在用第1绝缘膜37覆盖栅极长度比外围CT的栅极电极41还短的单元晶体管ST一侧的状态下,在氧化气氛中进行退火。充分生长外围晶体管CT的源·漏扩散层42、43与栅极电极部分41重叠。在单元晶体管ST一侧抑制氧化的进行,使得抑制因后氧化而形成的鸟喙量的增加或因杂质的过度扩散所引起的短沟效应。
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公开(公告)号：CN1154190C
公开(公告)日：2004-06-16
申请号：CN00107076.2
申请日：2000-04-27
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L29/788 , H01L21/82
CPC classification number: H01L27/11521 , H01L27/115 , H01L29/42324
Abstract: 在对浮置栅极进行刻蚀之际，刻蚀的控制是困难的。在各个存储单元MC中，在半导体衬底11的表面上，形成栅极氧化膜12，在该栅极氧化膜12的上边形成构成浮置栅极FG的第1浮置栅极13a。在该第1浮置栅极13a的上边，形成第2浮置栅极13b。绝缘膜14起着对构成第2浮置栅极13b的多晶硅进行刻蚀之际的阻挡层的作用。
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Patent Agency Ranking
公开(公告)号：CN1289148A
公开(公告)日：2001-03-28
申请号：CN00131690.7
申请日：2000-08-31
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L27/10 , H01L21/8239
CPC classification number: H01L27/11521 , H01L27/115
Abstract: 减小层叠栅极的电容耦合偏差的非易失性半导体器件,具有存储单元阵列,具有第一和第二栅极,第一栅极图形从元件形成区域上部分重合到元件分离绝缘膜上,与第一栅极相邻在元件分离绝缘膜上配置保护绝缘膜。减小了元件分离绝缘膜的埋入高宽比和元件分离宽度,加工控制性和数据重写优良,成本低密度高,电荷蓄积层至少由两层导电层组成,下层端面位置与元件分离区域的端部相一致,上层与下层相同宽度或更宽。
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公开(公告)号：CN1310333C
公开(公告)日：2007-04-11
申请号：CN200410060093.3
申请日：2000-08-31
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L27/10 , H01L21/8247 , H01L21/8239
CPC classification number: H01L27/11521 , H01L27/115
Abstract: 减小层叠栅极的电容耦合偏差的非易失性半导体器件，具有存储单元阵列，具有第一和第二栅极，第一栅极图形从元件形成区域上部分重合到元件分离绝缘膜上，与第一栅极相邻在元件分离绝缘膜上配置保护绝缘膜。减小了元件分离绝缘膜的埋入高宽比和元件分离宽度，加工控制性和数据重写优良，成本低密度高，电荷蓄积层至少由两层导电层组成，下层端面位置与元件分离区域的端部相一致，上层与下层相同宽度或更宽。
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公开(公告)号：CN1310332C
公开(公告)日：2007-04-11
申请号：CN200410031257.X
申请日：2000-08-31
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L27/10
CPC classification number: H01L27/11521 , H01L27/115
Abstract: 减小层叠栅极的电容耦合偏差的非易失性半导体器件，具有存储单元阵列，具有第一和第二栅极，第一栅极图形从元件形成区域上部分重合到元件分离绝缘膜上，与第一栅极相邻在元件分离绝缘膜上配置保护绝缘膜。减小了元件分离绝缘膜的埋入高宽比和元件分离宽度，加工控制性和数据重写优良，成本低密度高，电荷蓄积层至少由两层导电层组成，下层端面位置与元件分离区域的端部相一致，上层与下层相同宽度或更宽。
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公开(公告)号：CN1591880A
公开(公告)日：2005-03-09
申请号：CN200410060093.3
申请日：2000-08-31
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L27/10 , H01L21/8247 , H01L21/8239
CPC classification number: H01L27/11521 , H01L27/115
Abstract: 减小层叠栅极的电容耦合偏差的非易失性半导体器件，具有存储单元阵列，具有第一和第二栅极，第一棚极图形从元件形成区域上部分重合到元件分离绝缘膜上，与第一栅极相邻在元件分离绝缘膜上配置保护绝缘膜。减小了元件分离绝缘膜的埋入高宽比和元件分离宽度，加工控制性和数据重写优良，成本低密度高，电荷蓄积层至少由两层导电层组成，下层端面位置与元件分离区域的端部相一致，上层与下层相同宽度或更宽。
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公开(公告)号：CN1271963A
公开(公告)日：2000-11-01
申请号：CN00107076.2
申请日：2000-04-27
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L29/788 , H01L21/82
CPC classification number: H01L27/11521 , H01L27/115 , H01L29/42324
Abstract: 在对浮置栅极进行刻蚀之际,刻蚀的控制是困难的。在各个存储单元MC中,在半导体衬底11的表面上,形成栅极氧化膜12,在该栅极氧化膜12的上边形成构成浮置栅极FG的第1浮置栅极13a。在该第1浮置栅极13a的上边,形成第2浮置栅极13b。绝缘膜14起着对构成第2浮置栅极13b的多晶硅进行刻蚀之际的阻挡层的作用。
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