公开(公告)号：CN1905213B

公开(公告)日：2010-11-03

申请号：CN200610101497.1

申请日：2006-07-04

Applicant: 株式会社东芝

Inventor： 三谷祐一郎 ,  松下大介 ,  大场龙二 ,  上冈功 ,  小泽良夫

IPC: H01L29/788 ,  H01L29/51 ,  H01L27/115 ,  H01L21/336 ,  H01L21/28 ,  H01L21/314 ,  H01L21/8247

CPC classification number: H01L29/513 ,  H01L21/28273 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/42332 ,  H01L29/785 ,  H01L29/7881

Abstract: 本发明提供一种非易失性半导体存储器，能够将隧道绝缘膜作成难以生成缺陷的高品质的绝缘膜，而且可谋求漏电流的减少、元件特性和可靠性的提高。本发明的非易失性半导体存储器具备：在第1导电类型的半导体衬底(11)的主面上有选择地形成的隧道绝缘膜(13)；在该隧道绝缘膜(13)上形成的浮栅电极(14)；在浮栅电极(14)上形成的多晶硅间绝缘膜(15)；在多晶硅间绝缘膜(15)上形成的控制栅电极(16)；以及在衬底(11)的主面上形成的第2导电类型的源/漏区(12)，隧道绝缘膜(13)是用氧化硅膜(13b、13c)夹着氮化硅膜(13a)的3层结构，氮化硅膜(13a)是在面内方向上连续的膜，具有三配位的氮结合，而且，氮的第二接近原子的至少1个是氮。

公开(公告)号：CN1463045A

公开(公告)日：2003-12-24

申请号：CN03138135.9

申请日：2003-05-28

Applicant: 株式会社东芝

Inventor： 田中正幸 ,  小泽良夫 ,  斋田繁彦 ,  合田晃 ,  野口充宏 ,  三谷祐一郎 ,  纲岛祥隆

IPC: H01L29/78 ,  H01L27/105 ,  H01L21/31 ,  H01L21/283 ,  H01L21/82

CPC classification number: H01L21/022 ,  H01L21/0217 ,  H01L21/28176 ,  H01L21/28202 ,  H01L21/28247 ,  H01L21/28282 ,  H01L21/28518 ,  H01L21/3185 ,  H01L21/76838 ,  H01L21/76897 ,  H01L29/513 ,  H01L29/518 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/792

Abstract: 采用改善硅氮化膜的构成或形成方法的办法，提供特性等优良的半导体器件。该半导体器件具备：半导体衬底101；栅极电极104、105、106；在半导体衬底和栅极电极间形成的第1绝缘膜103；包括沿着栅极电极的上表面或侧面形成的包括氮、硅和氢的下层一侧硅氮化膜107，和在下层一侧硅氮化膜上边形成的含有氮、硅和氢的上层一侧硅氮化膜108的第2绝缘膜，其特征在于：上述下层一侧的硅氮化膜中的氮(N)和硅(Si)之间的组成比N/Si，比在上述上层一侧的硅氮化膜中的氮(N)和硅(Si)之间的组成比N/Si更高。

公开(公告)号：CN1302552C

公开(公告)日：2007-02-28

申请号：CN200410062121.5

申请日：2004-07-02

Applicant: 株式会社东芝

Inventor： 山下宽树 ,  小泽良夫 ,  佐藤敦祥

IPC: H01L27/10 ,  H01L27/115 ,  H01L21/8239

CPC classification number: H01L27/11521 ,  G11C16/0416 ,  G11C16/0483 ,  H01L27/115 ,  H01L29/42324 ,  Y10T428/24256

Abstract: 本发明提供具有可以减少配置在邻近单元中的第1导电层间的浮置电容，确保在同一单元内的第1导电层和第2导电层间的耦合电容值的半导体存储装置及其制造方法。备有平行地沿列方向行进，对突出部的顶部的角部进行倒角的元件分离绝缘膜7、由元件分离绝缘膜7分离，上部端面比元件分离绝缘膜7的上部端面低的第1导电层3、由相对介电常数εr比元件分离绝缘膜7大的绝缘膜构成，从第1导电层3的上部端面到元件分离绝缘膜7的上部端面连续地形成，并且共用于邻接的存储单元部件的导电层间绝缘膜9、和配置在导电层间绝缘膜9上，共用于邻接的存储单元部件的第2导电层10。

公开(公告)号：CN1431715A

公开(公告)日：2003-07-23

申请号：CN03100297.8

申请日：2003-01-09

Applicant: 株式会社东芝

Inventor： 小泽良夫 ,  田中正幸 ,  宫野清孝 ,  斋田繁彦

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/4983 ,  H01L29/41783 ,  H01L29/6656

Abstract: 本发明提供具有可以减小栅极电极与源极/漏极扩散区域(包括其布线)之间的寄生电容、可以进行高速动作的栅极结构的半导体器件及其制造方法。作为在半导体衬底11上形成的栅极电极13或被栅极保护绝缘膜14被覆起来的栅极电极13的侧面上形成的侧壁绝缘膜15，使用含氯的硅氧化物。可以减小栅极电极和包括布线的源极/漏极区域之间的寄生电容，器件的高速动作成为可能。在栅极电极侧壁部分上设置含氯的硅氮化膜以形成晶体管元件，然后把该硅氮化膜变换成含氯的硅氧化膜，作为栅极侧壁绝缘膜使用。可以无元件特性的不均一或短路地形成低寄生电容的晶体管元件。

公开(公告)号：CN100499171C

公开(公告)日：2009-06-10

申请号：CN200510132970.8

申请日：2005-12-29

Applicant: 株式会社东芝

Inventor： 小泽良夫 ,  上冈功 ,  盐泽顺一

IPC: H01L29/788 ,  H01L27/105 ,  H01L21/336 ,  H01L21/28 ,  H01L21/8239

CPC classification number: H01L27/115 ,  H01L27/11521

Abstract: 一种半导体存储器件的制造方法，包括：在半导体衬底的上方形成浮置栅极电极的工序；在上述浮置栅极电极的上方形成电极间绝缘膜的工序；利用第1自由基氮化在上述电极间绝缘膜的表面形成第1自由基氮化膜的工序；以及在上述第1自由基氮化膜上形成控制栅极电极的工序。

公开(公告)号：CN1211864C

公开(公告)日：2005-07-20

申请号：CN03100297.8

申请日：2003-01-09

Applicant: 株式会社东芝

Inventor： 小泽良夫 ,  田中正幸 ,  宫野清孝 ,  斋田繁彦

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/4983 ,  H01L29/41783 ,  H01L29/6656

Abstract: 本发明提供具有可以减小栅极电极与源极/漏极扩散区域(包括其布线)之间的寄生电容、可以进行高速动作的栅极结构的半导体器件的制造方法。作为在半导体衬底11上形成的栅极电极13或被栅极保护绝缘膜14被覆起来的栅极电极13的侧面上形成的侧壁绝缘膜15，使用含氯的硅氧化物。可以减小栅极电极和包括布线的源极/漏极区域之间的寄生电容，器件的高速动作成为可能。在栅极电极侧壁部分上设置含氯的硅氮化膜以形成晶体管元件，然后把该硅氮化膜变换成含氯的硅氧化膜，作为栅极侧壁绝缘膜使用。可以无元件特性的不均一或短路地形成低寄生电容的晶体管元件。

公开(公告)号：CN1577861A

公开(公告)日：2005-02-09

申请号：CN200410062121.5

申请日：2004-07-02

Applicant: 株式会社东芝

Inventor： 山下宽树 ,  小泽良夫 ,  佐藤敦祥

IPC: H01L27/10 ,  H01L27/115 ,  H01L21/8239

CPC classification number: H01L27/11521 ,  G11C16/0416 ,  G11C16/0483 ,  H01L27/115 ,  H01L29/42324 ,  Y10T428/24256

Abstract: 本发明提供具有可以减少配置在邻近单元中的第1导电层间的浮置电容，确保在同一单元内的第1导电层和第2导电层间的耦合电容值的半导体存储装置及其制造方法。备有平行地沿列方向行进，对突出部的顶部的角部进行倒角的元件分离绝缘膜7、由元件分离绝缘膜7分离，上部端面比元件分离绝缘膜7的上部端面低的第1导电层3、由相对介电常数εr比元件分离绝缘膜7大的绝缘膜构成，从第1导电层3的上部端面到元件分离绝缘膜7的上部端面连续地形成，并且共用于邻接的存储单元部件的导电层间绝缘膜9、和配置在导电层间绝缘膜9上，共用于邻接的存储单元部件的第2导电层10。

公开(公告)号：CN100470738C

公开(公告)日：2009-03-18

申请号：CN200610067451.2

申请日：2004-05-21

Applicant: 株式会社东芝

Inventor： 小泽良夫 ,  斋田繁彦 ,  竹内祐司 ,  斋藤雅伸

IPC: H01L21/336 ,  H01L21/28 ,  H01L21/8247

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L27/115 ,  H01L29/42324 ,  H01L29/66825

Abstract: 本发明实现可减少隧道绝缘膜中的电荷陷阱发生量或漏电流发生量的非易失性存储单元。非易失性存储单元具备有：包括越靠近元件隔离绝缘膜3膜厚越变厚部分的隧道绝缘膜4，设于隧道绝缘膜4之上的浮栅电极5、6，设于浮栅电极5、6上方的控制栅电极7，以及设于控制栅电极7与浮栅电极5、6之间的电极间绝缘膜8。

公开(公告)号：CN1277315C

公开(公告)日：2006-09-27

申请号：CN200410042441.4

申请日：2004-05-21

Applicant: 株式会社东芝

Inventor： 小泽良夫 ,  斋田繁彦 ,  竹内祐司 ,  斋藤雅伸

IPC: H01L27/105 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792 ,  H01L21/8239 ,  H01L21/8247 ,  H01L21/76 ,  H01L21/00

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L27/115 ,  H01L29/42324 ,  H01L29/66825

Abstract: 本发明实现可减少隧道绝缘膜中的电荷陷阱发生量或漏电流发生量的非易失性存储单元。非易失性存储单元具备有：包括越靠近元件隔离绝缘膜3膜厚越变厚部分的隧道绝缘膜4，设于隧道绝缘膜4之上的浮栅电极5、6，设于浮栅电极5、6上方的控制栅电极7，以及设于控制栅电极7与浮栅电极5、6之间的电极间绝缘膜8。

公开(公告)号：CN1505155A

公开(公告)日：2004-06-16

申请号：CN200310115277.0

申请日：2003-11-26

Applicant: 株式会社东芝

Inventor： 小泽良夫 ,  稗田克彦 ,  川崎敦子

IPC: H01L27/105 ,  H01L29/788 ,  H01L21/8239 ,  H01L21/336 ,  H01L21/00

CPC classification number: H01L29/66825 ,  H01L21/28273 ,  H01L29/42324

Abstract: 本发明提供半导体器件及其制造方法。本发明的目的是消除由多晶硅构成的浮栅电极的最终形成的形状的偏差以抑制非易失性半导体存储元件等的元件间的特性的偏差。其解决方案是在具有层叠了浮栅与控制栅的2层栅结构的非易失性存储元件的半导体器件的制造方法中，在硅衬底(101)上以层叠方式形成了隧道绝缘膜(102)和成为浮栅的多晶的硅层(103)后，对硅层(103)、隧道绝缘膜(102)和衬底(101)进行选择刻蚀以形成元件隔离用槽(106)，其次在元件隔离用槽(106)中露出的硅层(103)的侧壁面上形成氮化膜(108)，其次在元件隔离用槽(106)内填埋氧化膜(109)，然后在氧化膜(109)和硅层(103)上隔着电极间绝缘膜以层叠方式形成成为控制栅的导电膜，然后对导电膜、电极间绝缘膜和硅层(103)进行选择刻蚀以形成控制栅和浮栅。