公开(公告)号：CN114725057A

公开(公告)日：2022-07-08

申请号：CN202210252531.4

申请日：2022-03-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈玮佑 ,  游济阳 ,  何冠霖 ,  陈衿良 ,  梁裕民 ,  吴俊毅

IPC: H01L23/498 ,  H01L23/31 ,  H01L23/16 ,  H01L21/56

Abstract: 本发明实施例提供一种芯片封装结构，所述芯片封装结构包括扇出型封装，扇出型封装含有至少一个半导体管芯、在侧向上环绕所述至少一个半导体管芯的环氧模塑化合物(EMC)管芯框架及重布线结构。扇出型封装具有倒角区，在倒角区处，扇出型封装的水平表面及垂直表面经由既不水平也不垂直的斜角表面连接。芯片封装结构可包括：封装衬底，经由焊料材料部分阵列贴合到扇出型封装；及底部填充材料部分，在侧向上环绕焊料材料部分阵列且接触整个斜角表面。斜角表面消除可集中有机械应力的尖锐隅角，且将倒角区中的局部机械应力分布在宽的区之上以防止底部填充材料部分中出现裂纹。本发明实施例还提供一种形成芯片封装结构的方法。

公开(公告)号：CN111244043A

公开(公告)日：2020-06-05

申请号：CN201911191820.2

申请日：2019-11-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴俊毅 ,  余振华 ,  刘重希 ,  梁裕民

IPC: H01L23/31 ,  H01L23/50 ,  H01L21/48

Abstract: 本发明实施例公开了半导体封装件以及其形成方法。半导体封装件中的一个包含第一重布线层结构、封装结构、总线管芯以及多个连接件。封装结构安置在第一重布线层结构上方，且包含多个封装组件。总线管芯和连接件由封装结构与第一重布线层结构之间的第一包封体包封。总线管芯电连接到多个封装组件中的两个或两个以上，且封装结构通过多个连接件电连接到第一重布线层结构。

公开(公告)号：CN101339910B

公开(公告)日：2010-06-02

申请号：CN200810096240.0

申请日：2008-05-06

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭祖宽 ,  许国经 ,  李建勋 ,  吴俊毅 ,  梁裕民

IPC: H01L21/50 ,  H01L21/60 ,  H01L21/56 ,  H01L21/78

CPC classification number: H01L23/3178 ,  H01L21/561 ,  H01L23/3114 ,  H01L23/3185 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L2224/0401 ,  H01L2224/13023 ,  H01L2224/16 ,  H01L2224/94 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/10157 ,  H01L2924/14 ,  H01L2224/03 ,  H01L2224/11

Abstract: 本发明公开一种晶片级芯片尺寸封装(wafer-level chip-scale package)的制造方法，包括：形成多个导电柱于一半导体晶片的一第一表面上，该半导体晶片中具有多个裸片；以干蚀刻形成至少一沟槽于该半导体晶片的该第一表面中，其中该沟槽定义至少一分界线于所述多个裸片间；沉积一包覆材料于该第一表面上；穿过该包覆材料切割一凹陷于该沟槽中，其中该切割留下一部分半导体材料于该半导体晶片的一第二面上；以及研磨该第二面以移除该部分半导体材料，并分离所述多个裸片。本发明的优点为借由使用干蚀刻在沟槽中产生较平坦的侧壁，减低了破裂或形成缺口的风险。

公开(公告)号：CN112750810B

公开(公告)日：2024-12-24

申请号：CN202011173331.7

申请日：2020-10-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈玮佑 ,  庄钧智 ,  何冠霖 ,  梁裕民 ,  吴俊毅

IPC: H01L25/16 ,  H01L21/98 ,  H10B80/00

Abstract: 本申请的实施例提供一种半导体封装件包括：没有任何有源器件的插件结构。插件结构包括：互连器件；介电膜，围绕互连器件；以及第一金属化图案，接合至互连器件。封装件还包括：第一器件管芯，接合至第一金属化图案的与互连器件相反的一侧；以及第二器件管芯，接合至第一金属化图案的与第一器件管芯相同的一侧。互连器件将第一器件管芯电连接至第二器件管芯。本申请的实施例还提供一种制造半导体封装件的方法。

公开(公告)号：CN114944369A

公开(公告)日：2022-08-26

申请号：CN202210079181.6

申请日：2022-01-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 游济阳 ,  吴念芳 ,  陈海明 ,  梁裕民 ,  吴俊毅

IPC: H01L23/31 ,  H01L23/538 ,  H01L23/18 ,  H01L21/56

Abstract: 提供一种半导体封装及一种用于半导体封装的制造方法。所述半导体封装包括重布线层、半导体管芯、多个导电连接件、多个虚设凸块及底部填充胶。半导体管芯设置在重布线层的顶表面上，且与重布线层电连接。多个导电连接件设置在半导体管芯与重布线层之间，且与半导体管芯及重布线层物理连接及电连接。多个虚设凸块在重布线层的顶表面上设置在多个导电连接件旁边及半导体管芯下方。底部填充胶设置在半导体管芯与重布线层之间，且夹置在多个虚设凸块与半导体管芯之间。多个虚设凸块是电浮动的。多个虚设凸块与底部填充胶接触而不接触半导体管芯。

公开(公告)号：CN113053758A

公开(公告)日：2021-06-29

申请号：CN202011549892.2

申请日：2020-12-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈建勋 ,  余振华 ,  吴俊毅 ,  吴凯强 ,  梁裕民 ,  王彦评

IPC: H01L21/48 ,  H01L21/56 ,  H01L21/768 ,  H01L23/31 ,  H01L23/48 ,  H01L23/498 ,  H01L23/538

Abstract: 本发明实施例公开内连线器件、封装半导体器件及其制造方法，其涉及将局部硅内连线(LSI)器件和衬底穿孔(TSV)嵌入到具有紧凑封装结构的集成衬底上系统(SoIS)技术中。局部硅内连线器件可运用衬底穿孔集成嵌入到集成衬底上系统技术中，从而为集成衬底上系统器件中的衬底技术的超大集成扇出(InFO)提供管芯到管芯精细线连接布置。此外，可使用光刻或光刻胶限定的通孔来形成衬底穿孔连接层，以向球栅阵列封装(BGA)连接接口提供嵌入式局部硅内连线电源和接地输出。

公开(公告)号：CN104037098B

公开(公告)日：2019-05-24

申请号：CN201310226454.6

申请日：2013-06-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 孟宪樑 ,  林威宏 ,  梁裕民 ,  何明哲 ,  郭宏瑞 ,  刘重希 ,  李明机

IPC: H01L21/60 ,  H01L23/488 ,  H01L25/065

CPC classification number: H01L21/4857 ,  H01L21/486 ,  H01L21/561 ,  H01L21/563 ,  H01L21/568 ,  H01L21/6835 ,  H01L21/7806 ,  H01L23/3128 ,  H01L23/49811 ,  H01L23/49816 ,  H01L23/5383 ,  H01L23/562 ,  H01L24/13 ,  H01L24/16 ,  H01L24/29 ,  H01L24/32 ,  H01L24/73 ,  H01L24/81 ,  H01L24/92 ,  H01L25/18 ,  H01L2221/68345 ,  H01L2224/13101 ,  H01L2224/13124 ,  H01L2224/13139 ,  H01L2224/13144 ,  H01L2224/13155 ,  H01L2224/13184 ,  H01L2224/16225 ,  H01L2224/2919 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2224/81005 ,  H01L2224/81805 ,  H01L2224/92125 ,  H01L2924/00012 ,  H01L2924/01322 ,  H01L2924/12042 ,  H01L2924/15311 ,  H01L2924/18161 ,  H01L2924/014 ,  H01L2924/00014 ,  H01L2924/0665 ,  H01L2924/0715 ,  H01L2924/00

Abstract: 本发明提供了一种封装结构及其形成方法。通过选择性地将两个载体衬底接合在一起以及同时处理两个载体衬底来形成诸如中介层的封装结构。处理包括在载体衬底上方形成牺牲层。在牺牲层中形成开口且在开口中形成柱状物。衬底接合到牺牲层。再分配线可形成在衬底的相对侧上，并且可形成孔以提供至柱状物的电接触件。可进行分离工艺以将载体衬底分离开。集成电路管芯可附接到再分布线的一侧，然后去除牺牲层。本发明还公开了封装结构及其形成方法。

公开(公告)号：CN109786268A

公开(公告)日：2019-05-21

申请号：CN201810691508.9

申请日：2018-06-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 游济阳 ,  陈海明 ,  梁裕民 ,  郑荣伟 ,  李建勋

IPC: H01L21/56 ,  H01L23/528 ,  H01L23/31

Abstract: 实施例方法包括：将半导体管芯密封在密封剂中，平坦化密封剂并且在密封剂上沉积聚合物材料。该方法还包括平坦化聚合物材料以及在聚合物材料上形成金属化图案。金属化图案将半导体管芯的管芯连接件电连接至设置在半导体管芯的外部的导电部件。本发明的实施例还涉及半导体封装件中的金属化图案及其形成方法。

公开(公告)号：CN109659292A

公开(公告)日：2019-04-19

申请号：CN201810031594.0

申请日：2018-01-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 游济阳 ,  陈衿良 ,  陈海明 ,  何冠霖 ,  梁裕民

IPC: H01L23/498 ,  H01L23/00

Abstract: 一种集成扇出型封装包括管芯、包封体、重布线结构、多个导电柱、晶种层、及多个导电凸块。所述包封体包封所述管芯。所述重布线结构位于所述管芯及所述包封体上。所述重布线结构与所述管芯电连接且包括依序堆叠的多个介电层以及夹置在所述介电层之间的多个导电图案。距所述管芯最远的所述介电层的杨氏模量高于所述介电层中其余介电层中的每一者的杨氏模量。所述导电图案彼此电连接。所述导电柱设置在所述重布线结构上且与所述重布线结构电连接。所述晶种层位于所述导电柱与所述重布线结构之间。所述导电凸块设置在所述多个导电柱上。

公开(公告)号：CN104637903B

公开(公告)日：2017-09-08

申请号：CN201410020876.2

申请日：2014-01-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林育蔚 ,  陈冠宇 ,  梁裕民 ,  郭庭豪 ,  陈承先

IPC: H01L23/488

CPC classification number: H01L23/562 ,  H01L23/13 ,  H01L23/49811 ,  H01L23/49816 ,  H01L23/49822 ,  H01L23/49827 ,  H01L23/49838 ,  H01L24/13 ,  H01L24/14 ,  H01L24/16 ,  H01L24/17 ,  H01L2224/1308 ,  H01L2224/131 ,  H01L2224/13144 ,  H01L2224/13147 ,  H01L2224/13155 ,  H01L2224/13164 ,  H01L2224/16013 ,  H01L2224/16235 ,  H01L2224/16238 ,  H01L2924/181 ,  H01L2924/3511 ,  H01L2924/3841 ,  H05K1/181 ,  H01L2924/00 ,  H01L2924/00014 ,  H01L2924/014

Abstract: 本发明提供了具有平衡的金属密度和阻焊层密度的衬底设计。一种封装件，包括封装衬底，封装衬底包括选自由核心和中间金属层组成的组的中间层、覆盖在中间层上面的顶部金属层和位于中间层下面的底部金属层。覆盖在中间层上面的所有金属层具有第一总金属密度，第一总金属密度等于在中间层上方的所有金属层的所有密度的总和。位于中间层下面的所有金属层具有第二总金属密度，第二总金属密度等于在中间层下面的所有金属层的所有密度的总和。第一总金属密度和第二总金属密度之差的绝对值小于约0.1。