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公开(公告)号：CN109215695B
公开(公告)日：2020-11-06
申请号：CN201810584360.9
申请日：2018-06-08
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C5/14
Abstract: 电子器件包括内部电源导轨；多个第一主接头开关，用于将内部电源导轨耦合到第一电源；多个第二主接头开关，用于将内部电源导轨耦合到第二电源；辅助电路，包括用于将内部电源导轨耦合到第一电源的第一辅助接头开关和用于将内部电源导轨耦合到第二电源的第二辅助接头开关；反馈电路，反馈电路跟踪第一和第二主接头开关的状态；以及控制电路，控制电路响应于开关控制信号和反馈电路的输出来控制第一主接头开关、第二主接头开关以及第一和第二辅助接头开关。本发明提供了用于电子器件的电源转换方法及存储器件。
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公开(公告)号：CN107017018B
公开(公告)日：2020-10-16
申请号：CN201610906002.6
申请日：2016-10-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/412 , G11C11/417
Abstract: 在一些实施例中，本发明涉及静态随机存取存储器(SRAM)器件。SRAM器件包括多个SRAM单元，被布置为多行和多列，其中，相应的SRAM单元包括相应的互补数据存储节点对以存储相应数据状态。第一对存取晶体管连接至SRAM单元的互补数据存储节点对，并且被配置为选择性地将互补数据存储节点对连接至相应的第一对互补位线。第二对存取晶体管连接至该SRAM单元的该互补数据存储节点对，并且被配置为选择性地将互补数据存储节点对连接至相应的第二对互补位线。
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公开(公告)号：CN110729004A
公开(公告)日：2020-01-24
申请号：CN201910635960.8
申请日：2019-07-15
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/12 , G11C7/18 , G11C11/419
Abstract: 根据本申请的实施例，一种半导体存储器器件包括：本地写入位(LWB)线；本地写入位_bar(LWB_bar)线；全局写入位(GWB)线；全局写入位_bar(GWBL_bar)线；区段列，每区段包括位单元；位单元的每个包括锁存电路和将对应的LWB和LWB_bar线连接到锁存电路的第一通路栅极和第二通路栅极；以及分布式写入驱动布置。分布式写入驱动布置包括：全局写入驱动器，包括在GWB线和LWB线之间连接的第一反相器、以及在GWB_bar线和LWB_bar线之间连接的第二反相器；以及包括在每个区段的内部处的本地写入驱动器，每个本地写入驱动器包括在GWB线和LWB线之间连接的第三反相器；以及在GWB_bar线和LWB_bar线之间连接的第四反相器。本申请的实施例提供了半导体存储器器件和在分布式基础上在SRAM宏中写入-驱动列的方法。
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公开(公告)号：CN110728999A
公开(公告)日：2020-01-24
申请号：CN201910639796.8
申请日：2019-07-16
Applicant: 台湾积体电路制造股份有限公司
Abstract: 由存储器单元形成的锁存器包括配置为接收时钟信号的时钟输入端子、互补第一和第二数据端子以及锁存电路。锁存电路具有第一反相器和第二反相器。第一反相器具有耦合到第一数据端子的输入端子，并且第二反相器具有耦合到第二数据端子的输入端子。第一传输门晶体管耦合在第二反相器的输出端子和第一数据端子之间，并且第二传输门晶体管耦合在第一反相器的输出端子和第二数据端子之间。第一传输门晶体管和第二传输门晶体管的每个都具有耦合到时钟输入端子的栅极端子。第一反相器的输入端子不直接连接到第二反相器的输出端子，并且第二反相器的输入端子不直接连接到第一反相器的输出端子。本发明的实施例还涉及电路、集成电路和形成锁存电路的方法。
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公开(公告)号：CN104900257B
公开(公告)日：2018-08-31
申请号：CN201410745285.1
申请日：2014-12-08
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413 , H01L27/11
CPC classification number: G11C11/419 , G11C5/025 , G11C5/063 , G11C7/1075 , G11C7/1096 , G11C8/16 , G11C11/40 , G11C11/412 , G11C11/413 , G11C11/418 , H01L21/768 , H01L23/5226 , H01L25/0657 , H01L25/50 , H01L27/0688 , H01L27/11 , H01L27/1104 , H01L2225/06541 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了一种三维双端口位单元，其通常包括锁存器中设置在第一堆积层上的第一部分，其中，第一部分包括多个第一端口元件。锁存器的第二部分设置在第二堆积层上，第二堆积层使用至少一个通孔与第一堆积层垂直堆叠，其中，第二部分包括多个第二端口元件。本发明还提供了一种形成三维双端口位单元的方法。
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Patent Agency Ranking
公开(公告)号：CN108122580A
公开(公告)日：2018-06-05
申请号：CN201711213794.X
申请日：2017-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C15/04
Abstract: 本发明的实施例公开了一种单元结构及其工作方法。该单元结构包括：第一单元，包括第一组晶体管和第一数据锁存器；第二单元，包括第二组晶体管和第二数据锁存器；读端口单元，包括多个p型晶体管；搜索线和互补搜索线，搜索线和互补搜索线用作单元结构的输入端；以及主线，主线用作单元结构的输出端，第一单元连接至第二单元，第一单元和第二单元两者连接至读端口单元。根据一些实施例，第一数据锁存器包括第一p型晶体管和第二p型晶体管、第一n型晶体管和第二n型晶体管。
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公开(公告)号：CN104700888B
公开(公告)日：2018-03-09
申请号：CN201410743598.3
申请日：2014-12-08
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413 , G11C11/417
Abstract: 一种三端口三维位单元，通常包括设置在第一层级上的单元的读部分。读部分包括多个读端口元件。三端口位单元还包括设置在相对于第一层级垂直堆叠的第二层级上单元的写部分。第一层级和第二层级使用至少一个通孔耦合。写部分包括多个写端口元件。本发明还提供了三维三端口位单元的组装方法。
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公开(公告)号：CN104575587B
公开(公告)日：2017-12-05
申请号：CN201310698578.4
申请日：2013-12-17
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
CPC classification number: G11C11/419 , G11C5/02 , G11C5/025 , G11C7/22 , G11C8/08 , G11C8/10 , G11C11/418
Abstract: 本发明提供了存储器布置以及激活存储器布置中的存储单元以为读操作和写操作中的至少一个做准备的技术和系统。存储器布置包括至少包含第一输入端和第二输入端的字线驱动器。第一输入端可操作地连接至第一解码器，而第二输入端可操作地连接至第二解码器。当字线驱动器在第一输入端感测第一电压并且在第二输入终端感测第二电压时，字线驱动器输出激活存储单元的门电压信号。
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公开(公告)号：CN107039068A
公开(公告)日：2017-08-11
申请号：CN201611187332.0
申请日：2016-12-21
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/417 , G11C11/419
Abstract: 本发明的实施例提供了存储电路及其写入方法。一种存储电路，包括：第一存储单元列，沿第一方向布置；第一电源电压线，在所述存储电路的第一导电层中沿所述第一方向延伸；第二电源电压线；第一电阻器件，将所述第一电源电压线和所述第二电源电压线电连接。所述第一存储单元列的存储单元的每一个均包括电源电压线段。所述第一电源电压线至少由所述第一存储单元列的所述电源电压线段组成。电压源，通过一条或多条导电路径与第一电源电压线电连接，并且所述第二电源电压线和所述第一电阻器件在所述一条或多条导电路径的最小电阻路径中。
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公开(公告)号：CN101859600B
公开(公告)日：2017-06-09
申请号：CN201010155572.9
申请日：2010-04-02
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G11C11/413 , G11C5/063
Abstract: 本发明公开了一种集成电路结构，包括：一有源电源供应线；一数据保持电源供应线；以及一存储器宏，连接至该有源电源供应线与该数据保持电源供应线，该存储器宏包括：一存储器晶格阵列；以及一开关，用以切换该存储器晶格阵列，而使其连接至该有源电源供应线，或使其连接至该数据保持电源供应线，其中该数据保持电源供应线位于该存储器宏的外部。本发明的存储器可在不牺牲其数据保持力的同时降低漏电流，也不会造成芯片面积上的空间浪费。
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