公开(公告)号：CN107404306B

公开(公告)日：2020-08-11

申请号：CN201710281930.2

申请日：2017-04-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘祈麟 ,  江庭玮 ,  高章瑞 ,  莊惠中 ,  鲁立忠 ,  谢尚志 ,  黄哲铭

IPC: H03K3/353

Abstract: 在一些实施例中，触发器位于半导体衬底的触发器区上。触发器包括由被触发器区内的主开关周边环绕的多个第一器件组成的主开关电路。扫描多路器输入电路可操作地耦合到主开关电路的输入端。扫描多路器输入电路由被触发器区内的扫描多路器周边环绕的多个第二器件组成，并且扫描多路器周边不与主开关周边重叠。从开关电路可操作地耦合到主开关电路的输出端。从开关电由被触发器区内的从开关周边环绕的多个第三器件组成，并且从开关周边不与主开关周边和扫描多路器周边重叠。本发明的实施例还涉及一种集成电路。

公开(公告)号：CN107527903A

公开(公告)日：2017-12-29

申请号：CN201710064099.5

申请日：2017-02-04

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李焯基 ,  黎钰琦 ,  曾家尉 ,  江哲维 ,  刘祈麟 ,  高章瑞 ,  杨荣展 ,  卢麒友 ,  庄惠中

IPC: H01L27/02

CPC classification number: H01L27/0207 ,  G06F17/5072 ,  G06F17/5077 ,  G06F17/5081 ,  H01L23/50 ,  H01L23/528 ,  H01L23/53271

Abstract: 布局方法包括：通过处理器或手动选择集成电路的布局中的第一布局器件；在第一布局器件和第二布局器件之间的边界处选择邻接第一布局器件的第二布局器件，其中，导电路径设置为穿过第一布局器件和第二布局器件的边界；并且在导电路径上和边界附近设置切割层。第一布局器件是第一布局图案并且第二布局器件是与第一布局图案不同的第二布局图案。

公开(公告)号：CN107404306A

公开(公告)日：2017-11-28

申请号：CN201710281930.2

申请日：2017-04-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘祈麟 ,  江庭玮 ,  高章瑞 ,  莊惠中 ,  鲁立忠 ,  谢尚志 ,  黄哲铭

IPC: H03K3/353

Abstract: 在一些实施例中，触发器位于半导体衬底的触发器区上。触发器包括由被触发器区内的主开关周边环绕的多个第一器件组成的主开关电路。扫描多路器输入电路可操作地耦合到主开关电路的输入端。扫描多路器输入电路由被触发器区内的扫描多路器周边环绕的多个第二器件组成，并且扫描多路器周边不与主开关周边重叠。从开关电路可操作地耦合到主开关电路的输出端。从开关电由被触发器区内的从开关周边环绕的多个第三器件组成，并且从开关周边不与主开关周边和扫描多路器周边重叠。本发明的实施例还涉及一种集成电路。

公开(公告)号：CN107046415A

公开(公告)日：2017-08-15

申请号：CN201611071051.9

申请日：2016-11-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘祈麟 ,  鲁立忠 ,  谢尚志

IPC: H03K5/135 ,  H03K19/0185

CPC classification number: H03K19/0016 ,  H03K3/012 ,  H03K3/037 ,  H03K3/356121 ,  H03K19/0948 ,  H03K19/20 ,  H03K5/135 ,  H03K19/018507

Abstract: 一种内部时钟门控单元及其操作方法。本发明公开了一种包括锁存器和逻辑电路的电路。锁存器配置为响应于锁存器使能信号和输入时钟信号而生成选通控制信号。锁存器包括每一个都配置为执行多级复合逻辑功能的一对逻辑门。逻辑电路配置为接收选通控制信号和输入时钟信号，并且响应于选通控制信号和输入时钟信号生成输出时钟信号。

公开(公告)号：CN102346711B

公开(公告)日：2014-01-22

申请号：CN201010538321.9

申请日：2010-11-03

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘祈麟 ,  陈彝梓 ,  邹宗成

IPC: G06F12/02

CPC classification number: G06F12/0875 ,  G06F11/1064 ,  H03M13/098

Abstract: 本发明提供一种内存组件以及制造内存的方法。内存组件包含卷标高速缓存阵列；配置以接收地址，并计算与输出前同位性(Pre-Parity)位的前同位性检查单元，其中前同位性位是从地址的所有位计算而得。配置比较器以比较由卷标高速缓存阵列读取的卷标与上述地址，并输出读取命中位。当卷标与地址相同时，读取命中位为真，而当卷标与地址不同时，则读取命中位为否。上述组件还包含简化的同位性检查单元，其是配置以接收并执行操作于前同位性位、读取命中位以及来自于卷标高速缓存阵列的一同位性位之上，借以输出读取同位性位。

公开(公告)号：CN102457253A

公开(公告)日：2012-05-16

申请号：CN201110314833.1

申请日：2011-10-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘祈麟 ,  邹宗成 ,  陈彝梓

IPC: H03K3/3565

CPC classification number: H03K3/356121

Abstract: 本发明公开了一种触发器电路，其包括：在接收的时钟信号为低时输出高的充电信号的预充电电路；产生延迟时钟输入控制信号的延迟时钟输入电路，其中延迟时钟输入控制信号在时钟信号为高时具有与输入信号相同的值；一旦接收到充电信号和延迟时钟输入控制信号即产生电荷保持信号的电荷保持电路，其中该电荷保持信号在时钟信号为低时等于充电信号并且在时钟信号为高时等于延迟时钟输入控制信号；接收充电保持信号和时钟信号并产生反相电荷保持信号的分离器电路；被配置为接收反相电荷保持信号、当前状态信号和反相当前状态信号并产生当前状态信号和反相当前状态信号的存储电路。