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公开(公告)号：CN102142399A
公开(公告)日：2011-08-03
申请号：CN201010169912.3
申请日：2010-04-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/822 , H01L43/12
CPC classification number: H01L43/12 , H01L27/222
Abstract: 本发明提供一种集成电路结构的制造方法，包括：形成一下电极层于一基板上；形成多层磁性穿隧结层于该下电极层上；图案化所述多层磁性穿隧结层，以形成一磁性穿隧结堆叠；形成一介电层于该磁性穿隧结堆叠，形成一开口于该介电层中，以露出部分该磁性穿隧结堆叠；填入一上电极材料于该开口；以及对该上电极材料实施一平坦化步骤。于实施该平坦化步骤后，图案化该上电极材料与该介电层，其中于该开口中的一第一部分该上电极材料形成一上电极，而于该介电层上的一第二部分该上电极材料形成一金属条，连接该上电极层。本发明上电极与金属条之间的接触电阻低，且其接触电阻的变化也低。
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公开(公告)号：CN100362647C
公开(公告)日：2008-01-16
申请号：CN200610001346.9
申请日：2006-01-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/822 , H01L21/762
CPC classification number: H01L27/11521 , H01L21/76224 , H01L27/10894 , H01L27/11
Abstract: 本发明提供在半导体衬底表面上利用浅沟槽绝缘(shallow trenchisolation，STI)结构来凸伸一阶梯高度，以使彼此绝缘的制造方法。而此方法包含在半导体衬底及结构的表面上形成牺牲层(sacrificial layer)；接着回蚀位于至少一个结构上的一部分牺牲层，再部分回蚀此至少一个结构，以降低在半导体衬底表面上的结构所凸伸的阶梯高度，并移除相邻结构间的残余牺牲层。此方法可用于制造包括已增进可靠度的存储器单元的半导体元件。
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公开(公告)号：CN1828869A
公开(公告)日：2006-09-06
申请号：CN200610001346.9
申请日：2006-01-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/822 , H01L21/762
CPC classification number: H01L27/11521 , H01L21/76224 , H01L27/10894 , H01L27/11
Abstract: 本发明提供在半导体底材表面上利用浅沟槽绝缘(shallow trench isolation，STI)结构来凸伸一阶梯高度，以使彼此绝缘的制造方法。而此方法包含在半导体底材及结构的表面上形成牺牲层(sacrificial layer)；接着回蚀位于至少一个结构上的一部分牺牲层，再部分回蚀此至少一个结构，以降低在半导体底材表面上的结构所凸伸的阶梯高度，并移除相邻结构间的残余牺牲层。此方法可用于制造包括已增进可靠度的存储器单元的半导体元件。
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公开(公告)号：CN116646363A
公开(公告)日：2023-08-25
申请号：CN202310461292.8
申请日：2023-04-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
Abstract: 在一些实施例中，本公开涉及一种图像传感器、用于形成图像传感器和相关器件结构的方法。在衬底中形成分离多个像素区域的背侧深沟槽隔离(BDTI)结构。BDTI结构包围多个光电二极管并且包括布置在多个像素区域的交叉处的第一BDTI组件和布置在多个像素区域的剩余周边处的第二BDTI组件。第一BDTI组件具有自衬底的背侧起的第一深度，第一深度小于第二BDTI组件的第二深度。
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Patent Agency Ranking
公开(公告)号：CN113809230A
公开(公告)日：2021-12-17
申请号：CN202110157630.X
申请日：2021-02-04
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的各种实施例涉及形成存储器单元的方法。在一些实施例中，将存储器膜沉积在衬底上方，该存储器膜包括底部电极层、顶部电极层以及在顶部电极层与底部电极层之间的数据存储膜。在存储器膜上方沉积硬掩模膜，该硬掩模膜包括导电硬掩模层。图案化顶部电极层和硬掩模膜，以分别形成顶部电极和位于顶部电极上方的硬掩模。执行剪切工艺以减小硬掩模的侧壁与硬掩模的底面之间的侧壁角度。在剪切工艺后，在硬掩模就位的情况下将蚀刻执行到数据存储膜内，以形成位于顶部电极下方的数据存储结构。本发明的实施例还涉及一种集成电路。
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公开(公告)号：CN107565016B
公开(公告)日：2021-10-22
申请号：CN201710463431.5
申请日：2017-06-19
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供了一种用于制造半导体存储器件的方法。该方法包括：蚀刻半导体存储器件的第一区域以暴露第一覆盖层；在第一覆盖层上形成第二覆盖层；蚀刻第一覆盖层的部分和第二覆盖层的部分以形成到达第一金属线的第一沟槽；以及在第一沟槽中形成第二金属线以接触第一金属线。本发明实施例涉及半导体存储器件及其制造方法。
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公开(公告)号：CN106672889B
公开(公告)日：2021-08-24
申请号：CN201610724049.0
申请日：2016-08-25
Applicant: 台湾积体电路制造股份有限公司
Abstract: 半导体结构包括第一器件、第二器件、第一孔洞、第二孔洞和密封物体。第二器件接触至第一器件，其中，在第一器件和第二器件之间形成室。第一孔洞设置在第二器件中并且限定在具有第一圆周的第一端和具有第二圆周的第二端之间。第二孔洞设置在第二器件中并且与第一孔洞对准。密封物体密封第二孔洞。第一端与室连接，并且第一圆周与第二圆周不同。本发明的实施例还涉及半导体器件及其制造方法。
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公开(公告)号：CN108122922B
公开(公告)日：2020-10-02
申请号：CN201711175978.1
申请日：2017-11-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11548 , H01L27/11531 , H01L27/11575 , H01L27/11573
Abstract: 本发明的一些实施例针对用于形成具有边界侧壁间隔件的嵌入式存储边界结构的方法。在一些实施例中，在半导体衬底中形成隔离结构，以将存储区域与逻辑区域分隔开。形成覆盖半导体衬底的多层膜。在存储区域上由多层膜形成存储单元结构。对多层膜实施蚀刻以从逻辑区域去除多层膜，从而使得多层膜至少部分地限定隔离结构上的伪侧壁。形成侧壁间隔件层，该侧壁间隔件层覆盖存储结构、隔离结构和逻辑区域并且进一步衬垫伪侧壁。对间隔件层实施蚀刻以在伪侧壁上由间隔件层形成间隔件。在逻辑区域上形成逻辑器件结构。本发明的实施例还提供了一种具有边界侧壁间隔件的嵌入式存储边界结构。
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公开(公告)号：CN106058041B
公开(公告)日：2020-07-31
申请号：CN201510570350.6
申请日：2015-09-09
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明涉及具有延伸的上电极的磁阻式随机存取存储器(MRAM)单元和形成方法。在一些实施例中，MRAM单元具有布置在导电下电极上方的磁隧道结(MTJ)。导电上电极布置在磁隧道结上方。导电上电极具有下部和上部。下部位于磁隧道结上面并且由包封结构横向围绕。上部布置在下部和包封结构上并且横向延伸超出导电上电极的下部。通过横向地延伸超出下部，导电上电极的上部给通孔提供了比上电极的下部将提供的更大的接合面积，从而减轻了由覆盖误差导致的通孔穿通。本发明的实施例还涉及用于工艺损伤最小化的MRAM结构。
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