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公开(公告)号：CN112530974A
公开(公告)日：2021-03-19
申请号：CN202010976774.3
申请日：2020-09-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/1157
Abstract: 一种半导体结构、集成电路以及形成半导体结构的方法。提供一种制造finFET装置的制程。栅极电极层位于介电层上方。栅极电极层与介电层都位于鳍状半导体结构的上方及周围。通过两步图案化制程从栅极电极层形成栅极电极。在第一图案化步骤中，对栅极电极层的上部分进行图案化。接着形成介电膜，介电膜覆盖栅极电极层的图案化上部分。在形成介电膜之后，执行第二图案化步骤以对栅极电极层的下部分进行图案化。
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公开(公告)号：CN108122922A
公开(公告)日：2018-06-05
申请号：CN201711175978.1
申请日：2017-11-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11548 , H01L27/11531 , H01L27/11575 , H01L27/11573
Abstract: 本发明的一些实施例针对用于形成具有边界侧壁间隔件的嵌入式存储边界结构的方法。在一些实施例中，在半导体衬底中形成隔离结构，以将存储区域与逻辑区域分隔开。形成覆盖半导体衬底的多层膜。在存储区域上由多层膜形成存储单元结构。对多层膜实施蚀刻以从逻辑区域去除多层膜，从而使得多层膜至少部分地限定隔离结构上的伪侧壁。形成侧壁间隔件层，该侧壁间隔件层覆盖存储结构、隔离结构和逻辑区域并且进一步衬垫伪侧壁。对间隔件层实施蚀刻以在伪侧壁上由间隔件层形成间隔件。在逻辑区域上形成逻辑器件结构。本发明的实施例还提供了一种具有边界侧壁间隔件的嵌入式存储边界结构。
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公开(公告)号：CN112530974B
公开(公告)日：2024-10-29
申请号：CN202010976774.3
申请日：2020-09-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B43/30 , H10B43/35 , H01L29/792
Abstract: 一种半导体结构、集成电路以及形成半导体结构的方法。提供一种制造finFET装置的制程。栅极电极层位于介电层上方。栅极电极层与介电层都位于鳍状半导体结构的上方及周围。通过两步图案化制程从栅极电极层形成栅极电极。在第一图案化步骤中，对栅极电极层的上部分进行图案化。接着形成介电膜，介电膜覆盖栅极电极层的图案化上部分。在形成介电膜之后，执行第二图案化步骤以对栅极电极层的下部分进行图案化。
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Patent Agency Ranking
公开(公告)号：CN109427809A
公开(公告)日：2019-03-05
申请号：CN201711191879.2
申请日：2017-11-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11568 , H01L27/1157
Abstract: 提供一种集成电路以用于闪存装置，其于选择栅极结构与存储栅极结构之间具有扩大空间。在选择栅极结构形成角落凹陷可得到扩大空间，并缩小选择栅极结构的上表面尺寸。在一例中，半导体基板具有存储器装置形成其上，且存储器装置包含的半导体基板具有存储器装置形成其上。存储器装置包含多个选择栅极结构，以及与选择栅极结构相邻的多个存储栅极结构，其中至少一选择栅极结构具有凹陷角落形成于至少一选择栅极结构的上表面之下。
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公开(公告)号：CN108122922B
公开(公告)日：2020-10-02
申请号：CN201711175978.1
申请日：2017-11-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11548 , H01L27/11531 , H01L27/11575 , H01L27/11573
Abstract: 本发明的一些实施例针对用于形成具有边界侧壁间隔件的嵌入式存储边界结构的方法。在一些实施例中，在半导体衬底中形成隔离结构，以将存储区域与逻辑区域分隔开。形成覆盖半导体衬底的多层膜。在存储区域上由多层膜形成存储单元结构。对多层膜实施蚀刻以从逻辑区域去除多层膜，从而使得多层膜至少部分地限定隔离结构上的伪侧壁。形成侧壁间隔件层，该侧壁间隔件层覆盖存储结构、隔离结构和逻辑区域并且进一步衬垫伪侧壁。对间隔件层实施蚀刻以在伪侧壁上由间隔件层形成间隔件。在逻辑区域上形成逻辑器件结构。本发明的实施例还提供了一种具有边界侧壁间隔件的嵌入式存储边界结构。
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公开(公告)号：CN110931497A
公开(公告)日：2020-03-27
申请号：CN201910887429.X
申请日：2019-09-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11568 , H01L29/423
Abstract: 根据本申请的实施例，各种实施例提供具有改进的栅极结构的闪存及其制造方法。闪存包括多个存储器单元，多个存储器单元包括存储器栅极、选择栅极、栅极介电层以及形成在栅极介电层的上表面上的保护盖。保护盖保护栅极介电层，并防止存储器和选择栅极通过导电材料无意地彼此电连接。根据本申请的实施例，还提供了非易失性存储器、半导体器件以及形成半导体器件的方法。
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公开(公告)号：CN117545277A
公开(公告)日：2024-02-09
申请号：CN202311488396.4
申请日：2019-09-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B43/30 , H01L29/423
Abstract: 根据本申请的实施例，各种实施例提供具有改进的栅极结构的闪存及其制造方法。闪存包括多个存储器单元，多个存储器单元包括存储器栅极、选择栅极、栅极介电层以及形成在栅极介电层的上表面上的保护盖。保护盖保护栅极介电层，并防止存储器和选择栅极通过导电材料无意地彼此电连接。根据本申请的实施例，还提供了非易失性存储器、半导体器件以及形成半导体器件的方法。
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公开(公告)号：CN114709218A
公开(公告)日：2022-07-05
申请号：CN202210157953.3
申请日：2022-02-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11529 , H01L27/11521
Abstract: 本公开总体涉及具有复合电介质膜结构的半导体存储器件及其形成方法。公开了一种半导体存储器件及其形成方法。半导体存储器件包括：衬底，包括存储区域和外围区域；晶体管，包括位于外围区域中的金属栅极；复合电介质膜结构，位于晶体管的金属栅极之上，复合电介质膜结构包括第一电介质层以及第一电介质层之上的第二电介质层，其中第二电介质层的密度大于第一电介质层的密度；以及至少一个存储单元，位于存储区域中。复合电介质膜结构为金属栅极提供增强的保护以防止蚀刻损坏，从而提高器件性能。
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