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公开(公告)号：CN106030758A
公开(公告)日：2016-10-12
申请号：CN201480076366.5
申请日：2014-03-28
申请人： 英特尔公司
摘要： 实施例包括基于III‑V材料的器件，其包括：在硅衬底上的基于第一III‑V材料的缓冲层；在基于第一III‑V材料的缓冲层上的基于第二III‑V材料的缓冲层，第二III‑V材料包括铝；以及在基于第二III‑V材料的缓冲层上的基于III‑V材料的器件沟道层。另一实施例包括上面的主题，并且基于第一III‑V材料的缓冲层和基于第二III‑V材料的缓冲层均具有等于基于III‑V材料的器件沟道层的晶格参数。本文中包括其它实施例。
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公开(公告)号：CN105874587A
公开(公告)日：2016-08-17
申请号：CN201480070503.4
申请日：2014-12-12
申请人： 英特尔公司
IPC分类号： H01L21/8238
摘要： 形成了包括衬底的部分的沟槽。成核层沉积在衬底的位于沟槽内的部分上。Ⅲ?N材料层沉积在成核层上。Ⅲ?N材料层横向生长在沟槽之上。器件层沉积在横向生长的Ⅲ?N材料层上。在横向生长的材料上获得低缺陷密度区域，并且所述低缺陷密度区域用于在Si衬底上的对Ⅲ?N材料的电子器件制作。
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公开(公告)号：CN105684154A
公开(公告)日：2016-06-15
申请号：CN201380079217.X
申请日：2013-09-27
申请人： 英特尔公司
IPC分类号： H01L29/78 , H01L29/20 , H01L21/336
摘要： 一种装置，包括设置在衬底上且限定沟道区的异质结构，该异质结构包括具有小于衬底材料带隙的第一带隙的第一材料和具有大于第一带隙的第二带隙的第二材料；和在沟道区上的栅极叠置体，其中第二材料被设置在第一材料和栅极叠置体之间。该方法包括在衬底上形成具有第一带隙的第一材料；在第一材料上形成具有大于第一带隙的第二带隙的第二材料；和在第二材料上形成栅极叠置体。
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公开(公告)号：CN104871290A
公开(公告)日：2015-08-26
申请号：CN201380061008.2
申请日：2013-06-27
申请人： 英特尔公司
发明人： B·舒-金 , V·H·勒 , R·S·周 , S·达斯古普塔 , G·杜威 , N·戈埃尔 , J·T·卡瓦列罗斯 , M·V·梅茨 , N·慕克吉 , R·皮拉里塞泰 , W·拉赫马迪 , M·拉多萨夫列维奇 , H·W·田 , N·M·泽利克
IPC分类号： H01L21/20 , H01L29/78 , H01L21/336
CPC分类号： H01L29/7391 , H01L29/0676 , H01L29/66242 , H01L29/6625 , H01L29/66356 , H01L29/66393 , H01L29/732 , H01L29/735 , H01L29/737 , H01L29/7371 , H01L29/7436 , H01L29/785
摘要： 本发明的实施例涉及在衬底上形成EPI膜，其中所述EPI膜具有与衬底不同的晶格常数。所述EPI膜和所述衬底可以包括不同材料以共同形成具有例如Si和/或SiGe衬底以及III-V或IV膜的异质外延器件。所述EPI膜可以是多个EPI层或膜的其中之一并且所述膜可以包括彼此不同的材料并且可以彼此直接接触。此外，就掺杂浓度和/或掺杂极性而言，所述多个EPI层可以被彼此不同地掺杂。一个实施例包括创建水平取向的异质外延结构。另一个实施例包括垂直取向的异质外延结构。异质外延结构可以包括例如双极结型晶体管、异质结双极晶体管、闸流管和隧穿场效应晶体管等。本文中还描述了其它实施例。
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公开(公告)号：CN104603947A
公开(公告)日：2015-05-06
申请号：CN201380045108.6
申请日：2013-06-24
申请人： 英特尔公司
发明人： N·戈埃尔 , R·皮拉里塞泰 , N·慕克吉 , R·S·周 , W·拉赫马迪 , M·V·梅茨 , V·H·勒 , J·T·卡瓦列罗斯 , M·拉多萨夫列维奇 , B·舒-金 , G·杜威 , S·H·宋
IPC分类号： H01L29/78 , H01L21/336 , H01L21/8238
CPC分类号： H01L27/092 , H01L21/0245 , H01L21/02538 , H01L21/823807 , H01L21/845 , H01L27/1203 , H01L27/1211 , H01L29/0649 , H01L29/0673 , H01L29/1054 , H01L29/1083 , H01L29/267 , H01L29/42392 , H01L29/66469 , H01L29/66545 , H01L29/66795 , H01L29/775 , H01L29/7849 , H01L29/785 , H01L29/7851 , H01L29/78696
摘要： 一种设备包括含有具有第一晶格结构的沟道材料的器件，所述沟道材料位于由阱材料构成的阱上，所述阱材料具有匹配晶格结构，所述阱处于具有第二晶格结构的缓冲材料内，所述第二晶格结构不同于所述第一晶格结构。一种方法包括在缓冲材料内形成沟槽；在所述沟槽内形成n型阱材料，所述n型阱材料具有不同于所述缓冲材料的晶格结构的晶格结构；以及形成n型晶体管。一种系统包括具有处理器的计算机，所述处理器包括互补金属氧化物半导体电路，所述电路包括具有沟道材料的n型晶体管，所述沟道材料具有第一晶格结构，并且处于设置在缓冲材料内的阱上，所述缓冲材料具有不同于第一晶格结构的第二晶格结构，所述n型晶体管耦合至p型晶体管。
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公开(公告)号：CN104584224A
公开(公告)日：2015-04-29
申请号：CN201380045055.8
申请日：2013-06-24
申请人： 英特尔公司
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/775 , B82Y10/00 , H01L21/28255 , H01L29/0673 , H01L29/1054 , H01L29/1079 , H01L29/1083 , H01L29/16 , H01L29/42392 , H01L29/66439 , H01L29/785 , H01L29/78696
摘要： 描述了具有锗有源层及其下方的寄生漏电屏障层的半导体器件。例如，半导体器件包括布置在衬底上的第一缓冲层。寄生漏电屏障布置在第一缓冲层上。第二缓冲层布置在寄生漏电屏障上。锗有源层布置在第二缓冲层上。栅极电极叠置体布置在锗有源层上。源极区和漏极区布置在寄生漏电屏障之上且位于栅极电极叠置体的任一侧上。
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公开(公告)号：CN104115273A
公开(公告)日：2014-10-22
申请号：CN201180076395.8
申请日：2011-12-19
申请人： 英特尔公司
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/0673 , B82Y10/00 , G05F3/02 , H01L21/02603 , H01L21/02636 , H01L21/225 , H01L21/283 , H01L21/30604 , H01L21/31 , H01L21/31116 , H01L21/32133 , H01L21/324 , H01L29/04 , H01L29/0676 , H01L29/068 , H01L29/2003 , H01L29/41725 , H01L29/42356 , H01L29/42392 , H01L29/66439 , H01L29/66462 , H01L29/66469 , H01L29/775 , H01L29/78696
摘要： 本发明描述了适合于高电压和高频率操作的晶体管。在衬底上垂直地或水平地设置纳米线。所述纳米线的纵向长度被限定到第一半导体材料的沟道区中，源极区与所述沟道区的第一端电耦合，漏极区与所述沟道区的第二端电耦合，并且非本征漏极区设置于所述沟道区与漏极区之间。所述非本征漏极区的带隙比所述第一半导体的带隙宽。包括栅极导体和栅极绝缘体的栅极堆叠体同轴地完全环绕所述沟道区，漏极和源极接触部类似地也同轴地完全环绕所述漏极和源极区。
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公开(公告)号：CN104011868A
公开(公告)日：2014-08-27
申请号：CN201180075624.4
申请日：2011-12-19
申请人： 英特尔公司
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/158 , B82Y10/00 , H01L21/02603 , H01L23/66 , H01L27/0605 , H01L27/0886 , H01L29/045 , H01L29/0669 , H01L29/0673 , H01L29/0676 , H01L29/068 , H01L29/2003 , H01L29/205 , H01L29/42392 , H01L29/66431 , H01L29/66462 , H01L29/66469 , H01L29/66522 , H01L29/66742 , H01L29/775 , H01L29/778 , H01L29/7786 , H01L29/785 , H01L29/78618 , H01L29/78681 , H01L29/78696 , H01L2223/6677 , Y10S977/938
摘要： Ⅲ族-N纳米线设置于衬底上。纵向长度的纳米线被限定在第一Ⅲ族-N材料的沟道区中，源极区与沟道区的第一端电耦合，并且漏极区与沟道区的第二端电耦合。在第一Ⅲ族-N材料上的第二Ⅲ族-N材料用作纳米线表面上的电荷诱导层，和/或势垒层。栅极绝缘体和/或栅极导体在沟道区内完全同轴地环绕纳米线。漏极触点和源极触点可以类似地完全同轴地环绕漏极区和源极区。
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公开(公告)号：CN104011867A
公开(公告)日：2014-08-27
申请号：CN201180075770.7
申请日：2011-12-23
申请人： 英特尔公司
IPC分类号： H01L29/772 , H01L21/335
CPC分类号： H01L29/7787 , H01L21/02241 , H01L21/02252 , H01L21/02255 , H01L21/02258 , H01L21/02458 , H01L21/0254 , H01L21/268 , H01L21/30604 , H01L21/30612 , H01L21/31111 , H01L29/2003 , H01L29/205 , H01L29/365 , H01L29/401 , H01L29/4236 , H01L29/512 , H01L29/518 , H01L29/66462
摘要： 具有凹进栅极的III-N晶体管。外延叠置体包括掺杂III-N源极/漏极层和设置在源极/漏极层与III-N沟道层之间的III-N蚀刻停止层。一种蚀刻工艺，例如，利用光化学氧化，选择性地蚀刻在蚀刻停止层之上的源极/漏极层。在蚀刻停止层之上设置栅电极以形成凹进栅极III-N HEMT。可以利用在氧化蚀刻停止层之上的栅电极氧化蚀刻停止层的至少一部分以用于包括III-N氧化物的凹进栅极III-N MOS-HEMT。可以在氧化蚀刻停止层之上形成高k电介质，使栅电极在该高k电介质之上以形成具有复合栅极电介质叠置体的凹进栅极III-N MOS-HEMT。
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公开(公告)号：CN108292687B
公开(公告)日：2022-04-26
申请号：CN201580084789.6
申请日：2015-12-24
申请人： 英特尔公司
IPC分类号： H01L29/872
摘要： 一种装置，包括衬底；衬底上的晶体管器件，所述晶体管器件包括沟道和设置在沟道之间的源极和漏极；耦合到源极的源极触点和耦合到漏极的漏极触点；并且源极和漏极各自包括合成物，合成物包括在与沟道的接合界面处的大于在与源极触点的结处的锗浓度的锗浓度。一种方法，包括在衬底上限定用于晶体管器件的区域；形成源极和漏极，各自包括与沟道的接合界面；以及形成到源极和漏极中的一个的触点，其中，源极和漏极中的每一个的合成物包括在与沟道的接合界面处的大于在与触点的结处的浓度的锗浓度。
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