公开(公告)号：CN108695241B

公开(公告)日：2022-03-29

申请号：CN201710607116.5

申请日：2017-07-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈志壕 ,  陈文彦 ,  梁明中 ,  谢志宏 ,  孙书辉

IPC: H01L21/768

Abstract: 于一形成图案的方法中，形成包括底层、中间层以及第一罩幕层的堆迭结构。上述中间层包括第一盖层、中介层以及第二盖层。使用第一抗蚀图案作为蚀刻罩幕以图案化上述第一罩幕层。使用上述图案化的第一罩幕层作为蚀刻罩幕以图案化上述第二盖层。形成第二罩幕层于上述图案化的第二盖层之上，并使用第二抗蚀图案作为蚀刻罩幕以图案化上述第二罩幕层。使用上述图案化的第二罩幕层作为蚀刻罩幕以图案化上述第二盖层。使用上述图案化的第二盖层作为蚀刻罩幕以图案化上述中介层及第一盖层。使用上述图案化的第一盖层作为蚀刻罩幕以图案化上述底层。

公开(公告)号：CN109326554A

公开(公告)日：2019-02-12

申请号：CN201711239729.4

申请日：2017-11-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 何俊德 ,  陈建汉 ,  邱建智 ,  梁明中

IPC: H01L21/768 ,  H01L23/538

Abstract: 本公开提供一种半导体结构的形成方法。上述方法包括形成第一导线于基板上、沉积第一介电层于上述第一导线上、沉积第二介电层于上述第一介电层上。上述第二介电层包括不同于上述第一介电层的介电材料。上述方法也包括于第一介电层以及第二介电层中图案化出导孔开口，其中使用第一蚀刻工艺参数图案化第一介电层以及使用上述第一蚀刻工艺参数图案化第二介电层。上述方法也包括于第二介电层中图案化出沟槽开口。上述方法也包括于上述导孔开口的底部上、沿着上述导孔开口的侧壁、于上述沟槽开口的底部上以及沿着上述沟槽开口的侧壁沉积扩散阻挡层以及使用导电材料填充上述导孔开口以及上述沟槽开口。

公开(公告)号：CN107919319A

公开(公告)日：2018-04-17

申请号：CN201710574988.6

申请日：2017-07-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 何俊德 ,  邱建智 ,  梁明中

IPC: H01L21/768

CPC classification number: H01L21/76813 ,  H01L21/31105 ,  H01L21/31116 ,  H01L21/31144 ,  H01L21/76804 ,  H01L21/76819 ,  H01L21/76826 ,  H01L21/76843 ,  H01L21/76877 ,  H01L2221/1047 ,  H01L21/76802 ,  H01L21/76814

Abstract: 本公开实施例提供内连线结构的制造方法，包含形成第一介电层，及在第一介电层中形成开口。此方法也包含对邻近开口的第一介电层施加气体，在对邻近开口的第一介电层施加气体之后，此开口的底面已经平坦化。此方法也包含通过开口蚀刻第一介电层，以暴露出第一介电层底下的第一接触，以及在开口中形成导线。

公开(公告)号：CN101325172A

公开(公告)日：2008-12-17

申请号：CN200710198722.2

申请日：2007-12-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈志壕 ,  周家政 ,  梁明中 ,  林耕竹 ,  李慈莉

IPC: H01L21/768 ,  H01L21/3105 ,  H01L21/311

CPC classification number: H01L21/76814 ,  H01L21/02063 ,  H01L21/31138

Abstract: 一种降低阻容迟滞(RC delay)以改善集成电路的性能的方法性能。根据本发明的实施例，在蚀刻低介电常数电介质之后，在灰化(ash)/冲洗(flush)等离子体工艺中添加反应性蚀刻气体，以去除在蚀刻低介电常数电介质期间所形成的变质层。

公开(公告)号：CN111128855A

公开(公告)日：2020-05-08

申请号：CN201910661420.7

申请日：2019-07-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈建汉 ,  邱建智 ,  梁明中

IPC: H01L21/768 ,  H01L23/522

Abstract: 本公开涉及具有自对准通孔的半导体器件。一种形成半导体器件的方法，包括：在衬底上方形成导电线；在导电线上方形成蚀刻停止层(ESL)，ESL沿着导电线的上表面并且沿着与导电线相邻的第一电介质层的上表面连续延伸，其中，ESL的第一下表面与导电线的上表面接触，ESL的第二下表面与第一电介质层的上表面接触，第一下表面与第二下表面相比更靠近衬底；在ESL上方形成第二电介质层；在第二电介质层中形成开口，该开口暴露ESL的第一部分；移除ESL的第一部分以暴露导电线；以及用导电材料来填充开口以形成通孔。

公开(公告)号：CN105321874B

公开(公告)日：2018-07-20

申请号：CN201410829375.9

申请日：2014-12-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄冠维 ,  李佳颖 ,  梁明中

IPC: H01L21/768 ,  H01L21/027 ,  H01L21/311

CPC classification number: H01L21/0338 ,  H01L21/0332 ,  H01L21/0335 ,  H01L21/0337 ,  H01L21/31144 ,  H01L21/76816 ,  H01L21/76831 ,  H01L21/76877

Abstract: 本发明提供了一种自对准双重图案化。提供了一种半导体器件及其形成方法。实施例包括目标层和位于目标层上方的掩蔽层。在掩蔽层的最上层中形成第一开口。沿着第一开口的侧壁形成间隔件，保留的第一开口具有第一图案。在掩蔽层的最上层中形成第二开口，第二开口具有第二图案。将第一图案和第二图案部分地转移至目标层。

公开(公告)号：CN102074498B

公开(公告)日：2013-08-28

申请号：CN201010534975.4

申请日：2010-11-01

Applicant: 台湾积体电路制造股份有限公司

Inventor： 梁明中 ,  陈启平

IPC: H01L21/768 ,  H01L23/528

CPC classification number: H01L21/76802 ,  H01L21/3212 ,  H01L21/76829 ,  H01L21/7684 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2924/00013 ,  H01L2924/01046 ,  H01L2924/01077 ,  H01L2924/01078 ,  H01L2924/01327 ,  H01L2924/04941 ,  H01L2224/13099 ,  H01L2224/13599 ,  H01L2224/05599 ,  H01L2224/05099 ,  H01L2224/29099 ,  H01L2224/29599 ,  H01L2924/00

Abstract: 本发明提供一种集成电路及其形成方法，该方法包含：在一晶体管的一栅极的上方，形成一第一介电层。在上述第一介电层的上方，形成一蚀刻停止层。形成一开口，其穿透上述第一介电层与上述蚀刻停止层，而暴露出上述晶体管的一源/漏极区。在上述开口内形成一金属层，上述金属层接触上述晶体管的上述源/漏极区。上述金属层具有一表面，上述表面是至少部分地实质上齐平于上述蚀刻停止层的一第一上表面。形成一镶嵌结构，其连接于上述金属层。本发明的实施例中，蚀刻停止层可合意地保护介电层，使其免于受到用以形成镶嵌开口的一导孔蚀刻工艺和/或一沟槽蚀刻工艺的凹蚀。

公开(公告)号：CN101325172B

公开(公告)日：2010-12-01

申请号：CN200710198722.2

申请日：2007-12-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈志壕 ,  周家政 ,  梁明中 ,  林耕竹 ,  李慈莉

IPC: H01L21/768 ,  H01L21/3105 ,  H01L21/311

CPC classification number: H01L21/76814 ,  H01L21/02063 ,  H01L21/31138

Abstract: 一种降低阻容迟滞(RC delay)以改善集成电路的性能的方法性能。根据本发明的实施例，在蚀刻低介电常数电介质之后，在灰化(ash)/冲洗(flush)等离子体工艺中添加反应性蚀刻气体，以去除在蚀刻低介电常数电介质期间所形成的变质层。

公开(公告)号：CN101221921A

公开(公告)日：2008-07-16

申请号：CN200710169399.6

申请日：2007-11-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴仓聚 ,  章勋明 ,  梁明中 ,  蔡信谊

IPC: H01L21/768 ,  H01L21/311 ,  H01L23/522

CPC classification number: H01L21/76804 ,  H01L21/76807 ,  H01L21/76814 ,  H01L23/53223 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种半导体集成电路的制造方法。首先，形成低介电常数层于半导体基底上，并形成介电覆盖层于低介电常数层上。以等离子体蚀刻进行第一蚀刻程序，形成第一开口于介电覆盖层且形成第二开口于低介电常数层中，其中第一开口与该第二开口的宽度大抵等于第一尺寸。之后，以等离子体蚀刻或非等离子体蚀刻进行第二蚀刻程序，蚀刻第二开口的侧壁，使得第二开口的宽度大于第一尺寸。本发明能够以维持材料的低介电常数的方式来形成内连线结构。