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公开(公告)号：CN113078110B
公开(公告)日：2025-05-06
申请号：CN202011190662.1
申请日：2020-10-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开涉及回流填充材料进行沟槽填充。一种方法，包括在基底结构上方形成第一突出鳍和第二突出鳍，其中，沟槽位于第一突出鳍和第二突出鳍之间，沉积延伸到沟槽中的沟槽填充材料，以及对沟槽填充材料执行激光器回流工艺。在回流工艺中，沟槽填充材料的温度高于沟槽填充材料的第一熔点，并且低于第一突出鳍和第二突出鳍的第二熔点。在激光器回流工艺之后，沟槽填充材料被凝固。该方法还包括对沟槽填充材料进行图案化，其中，沟槽填充材料的剩余部分形成栅极堆叠件的部分，以及在栅极堆叠件的一侧上形成源极/漏极区域。
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公开(公告)号：CN116246953A
公开(公告)日：2023-06-09
申请号：CN202310031184.7
申请日：2023-01-10
Applicant: 台湾积体电路制造股份有限公司
Inventor： 陈文彦
IPC: H01L21/311 , H01L21/768
Abstract: 方法包括形成蚀刻掩模以覆盖芯轴、第一间隔件和第二间隔件，并且第一间隔件和第二间隔件与芯轴的相对侧壁接触。然后图案化蚀刻掩模，并且蚀刻掩模包括覆盖第一间隔件的第一部分、覆盖第二间隔件的第二部分以及将第一部分连接至第二部分的桥部分。桥部分具有第一侧壁。使用蚀刻掩模对芯轴实施第一蚀刻工艺以限定图案，并且在第一蚀刻工艺之后，芯轴包括具有与对应的第一侧壁垂直对准的第二侧壁的第二桥部分。在蚀刻穿过芯轴之后，实施第二蚀刻工艺以使芯轴的第二桥部分横向凹进。本申请的实施例还涉及形成半导体器件的方法。
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公开(公告)号：CN114937699A
公开(公告)日：2022-08-23
申请号：CN202110908867.7
申请日：2021-08-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/423 , H01L29/417
Abstract: 本公开总体涉及晶体管源极/漏极接触件及其形成方法。在一个实施例中，一种器件包括：栅极结构，位于衬底的沟道区域上；栅极掩模，位于栅极结构上，栅极掩模包括第一电介质材料和杂质，栅极掩模中的杂质的浓度沿着从栅极掩模的上部区域向栅极掩模的下部区域延伸的方向减小；栅极间隔件，位于栅极掩模的侧壁和栅极结构的侧壁上，栅极间隔件包括第一电介质材料和杂质，栅极间隔件中的杂质的浓度沿着从栅极间隔件的上部区域向栅极间隔件的下部区域延伸的方向减小；以及源极/漏极区域，与栅极间隔件以及沟道区域相邻。
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公开(公告)号：CN109786225B
公开(公告)日：2021-08-03
申请号：CN201811355245.0
申请日：2018-11-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , H01L21/033 , H01L21/768 , H01L23/528 , G03F1/76
Abstract: 本发明的实施例提供了一种半导体器件以及形成半导体器件的方法。该方法包括在目标层上方形成第一掩模层，在第一掩模层上方形成多个间隔件，在多个间隔件上方形成第二掩模层，并图案化第二掩模层以形成第一开口，其中，在平面图中，开口的主轴在与多个间隔件中的间隔件的主轴垂直的方向上延伸。该方法还包括在开口中沉积牺牲材料，图案化牺牲材料，使用多个间隔件和图案化的牺牲材料蚀刻第一掩模层，使用蚀刻的第一掩模层蚀刻目标层以在目标层中形成第二开口，并且用导电材料填充目标层中的第二开口。
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公开(公告)号：CN109326521A
公开(公告)日：2019-02-12
申请号：CN201810271979.4
申请日：2018-03-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/3213 , H01L21/311
Abstract: 描述了半导体工艺中用于图案化的方法。形成其中具有切口的伪层。在伪层上方形成第一牺牲层，并且第一牺牲层的至少部分设置在切口中。在第一牺牲层上方形成第二牺牲层。将第二牺牲层图案化为具有第一图案。使用第二牺牲层的第一图案，将第一牺牲层图案化为具有第一图案。去除第二牺牲层。之后，包括改变第一牺牲层的第一图案的尺寸来在第一牺牲层中形成第二图案。使用第一牺牲层的第二图案，图案化伪层。沿着图案化的伪层的相应的侧壁形成掩模部分。使用掩模部分形成掩模。本发明的实施例还涉及多重图案化方法。
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Patent Agency Ranking
公开(公告)号：CN109326521B
公开(公告)日：2020-12-01
申请号：CN201810271979.4
申请日：2018-03-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/3213 , H01L21/311
Abstract: 描述了半导体工艺中用于图案化的方法。形成其中具有切口的伪层。在伪层上方形成第一牺牲层，并且第一牺牲层的至少部分设置在切口中。在第一牺牲层上方形成第二牺牲层。将第二牺牲层图案化为具有第一图案。使用第二牺牲层的第一图案，将第一牺牲层图案化为具有第一图案。去除第二牺牲层。之后，包括改变第一牺牲层的第一图案的尺寸来在第一牺牲层中形成第二图案。使用第一牺牲层的第二图案，图案化伪层。沿着图案化的伪层的相应的侧壁形成掩模部分。使用掩模部分形成掩模。本发明的实施例还涉及多重图案化方法。
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公开(公告)号：CN111128719A
公开(公告)日：2020-05-08
申请号：CN201911042983.4
申请日：2019-10-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/311 , H01L21/3213
Abstract: 本公开涉及图案形成方法和用于制造半导体器件的方法。在图案形成方法中，在要被图案化的目标层上方形成光致抗蚀剂图案。在光致抗蚀剂图案上形成延伸材料层。通过至少使用延伸材料层作为蚀刻掩模来图案化目标层。
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公开(公告)号：CN111128719B
公开(公告)日：2023-01-06
申请号：CN201911042983.4
申请日：2019-10-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/311 , H01L21/3213
Abstract: 本公开涉及图案形成方法和用于制造半导体器件的方法。在图案形成方法中，在要被图案化的目标层上方形成光致抗蚀剂图案。在光致抗蚀剂图案上形成延伸材料层。通过至少使用延伸材料层作为蚀刻掩模来图案化目标层。
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公开(公告)号：CN108695241B
公开(公告)日：2022-03-29
申请号：CN201710607116.5
申请日：2017-07-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 于一形成图案的方法中，形成包括底层、中间层以及第一罩幕层的堆迭结构。上述中间层包括第一盖层、中介层以及第二盖层。使用第一抗蚀图案作为蚀刻罩幕以图案化上述第一罩幕层。使用上述图案化的第一罩幕层作为蚀刻罩幕以图案化上述第二盖层。形成第二罩幕层于上述图案化的第二盖层之上，并使用第二抗蚀图案作为蚀刻罩幕以图案化上述第二罩幕层。使用上述图案化的第二罩幕层作为蚀刻罩幕以图案化上述第二盖层。使用上述图案化的第二盖层作为蚀刻罩幕以图案化上述中介层及第一盖层。使用上述图案化的第一盖层作为蚀刻罩幕以图案化上述底层。
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公开(公告)号：CN110783274A
公开(公告)日：2020-02-11
申请号：CN201910700892.9
申请日：2019-07-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 本公开涉及集成电路器件及其制造方法。一种方法，包括：在半导体衬底的第一部分上形成栅极堆叠；移除半导体衬底的位于栅极堆叠的一侧上的第二部分以形成凹槽；从凹槽开始生长半导体区域；用杂质注入半导体区域；以及在半导体区域上执行熔化退火，其中，半导体区域的至少一部分在熔化退火期间熔化。
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