-
公开(公告)号：CN101221921B
公开(公告)日：2011-05-11
申请号：CN200710169399.6
申请日：2007-11-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L21/311 , H01L23/522
CPC classification number: H01L21/76804 , H01L21/76807 , H01L21/76814 , H01L23/53223 , H01L23/53238 , H01L23/53295 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种半导体集成电路的制造方法。首先，形成低介电常数层于半导体基底上，并形成介电覆盖层于低介电常数层上。以等离子体蚀刻进行第一蚀刻程序，形成第一开口于介电覆盖层且形成第二开口于低介电常数层中，其中第一开口与该第二开口的宽度大抵等于第一尺寸。之后，以等离子体蚀刻或非等离子体蚀刻进行第二蚀刻程序，蚀刻第二开口的侧壁，使得第二开口的宽度大于第一尺寸。本发明能够以维持材料的低介电常数的方式来形成内连线结构。
-
公开(公告)号：CN101740488A
公开(公告)日：2010-06-16
申请号：CN200910212023.8
申请日：2009-11-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
CPC classification number: H01L21/31144 , H01L21/76808 , H01L2221/1063
Abstract: 本发明提供改善对于半导体装置中的形成通孔或沟槽的后蚀刻的方法。在较佳实施例中，包含进行一初始蚀刻以在一介电层上形成一元件，接着在此介电层上形成一重盖层，接着再进行额外蚀刻及回蚀刻工艺步骤。此重盖方法提供保护底下膜层及避免其在蚀刻后受到损伤。使用本发明可得到一致的元件轮廓及关键尺寸，增加时依性介电质击穿。
-
公开(公告)号：CN100403516C
公开(公告)日：2008-07-16
申请号：CN200510137415.4
申请日：2005-12-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
CPC classification number: H01L21/76808
Abstract: 本发明提供一种用以制造半导体装置的双镶嵌制程。在一基底上形成一介电层，该介电层内具有至少一连接窗开口。在介电层中的连接窗开口上方形成一沟槽开口并通过原位蚀刻以扩大连接窗开口。本发明所述的用以制造半导体装置的双镶嵌制程，通过原位整合的双镶嵌制程可因简化制程而降低制造成本及增加产能。再者，实施连接窗开口侧向放大步骤所形成的内连线可进一步降低本身的接触电阻，而改善装置的效能。
-
Patent Agency Ranking
公开(公告)号：CN1885523A
公开(公告)日：2006-12-27
申请号：CN200510137415.4
申请日：2005-12-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
CPC classification number: H01L21/76808
Abstract: 本发明提供一种用以制造半导体装置的双镶嵌制程。在一基底上形成一介电层，其内具有至少一连接窗开口。在介电层中的连接窗开口上方形成一沟槽开口并通过原位蚀刻以扩大连接窗开口。本发明所述的用以制造半导体装置的双镶嵌制程，通过原位整合的双镶嵌制程可因简化制程而降低制造成本及增加产能。再者，实施连接窗开口侧向放大步骤所形成的内连线可进一步降低本身的接触电阻，而改善装置的效能。
-
公开(公告)号：CN105097445A
公开(公告)日：2015-11-25
申请号：CN201510201123.6
申请日：2015-04-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/02
CPC classification number: H01J37/32862 , H01J37/32009 , H01J37/3244 , H01J37/32449 , H01J37/32477 , H01J37/32633 , H01J2237/334 , H01L21/3065 , H01L21/32135 , H01L21/32136 , H01L21/67069
Abstract: 本发明提供了去除蚀刻室中的颗粒的方法，包括：在干蚀刻室中形成涂层，将晶圆放置在干蚀刻室内，蚀刻晶圆的含金属层，以及将晶圆移出干蚀刻室。在将晶圆移出干蚀刻室之后，去除涂层。
-
-
公开(公告)号：CN101740488B
公开(公告)日：2014-12-10
申请号：CN200910212023.8
申请日：2009-11-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
CPC classification number: H01L21/31144 , H01L21/76808 , H01L2221/1063
Abstract: 本发明提供改善对于半导体装置中的形成通孔或沟槽的后蚀刻的方法。在较佳实施例中，包含进行一初始蚀刻以在一介电层上形成一元件，接着在此介电层上形成一重盖层，接着再进行额外蚀刻及回蚀刻工艺步骤。此重盖方法提供保护底下膜层及避免其在蚀刻后受到损伤。使用本发明可得到一致的元件轮廓及关键尺寸，增加时依性介电质击穿。
-
公开(公告)号：CN101221921A
公开(公告)日：2008-07-16
申请号：CN200710169399.6
申请日：2007-11-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L21/311 , H01L23/522
CPC classification number: H01L21/76804 , H01L21/76807 , H01L21/76814 , H01L23/53223 , H01L23/53238 , H01L23/53295 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种半导体集成电路的制造方法。首先，形成低介电常数层于半导体基底上，并形成介电覆盖层于低介电常数层上。以等离子体蚀刻进行第一蚀刻程序，形成第一开口于介电覆盖层且形成第二开口于低介电常数层中，其中第一开口与该第二开口的宽度大抵等于第一尺寸。之后，以等离子体蚀刻或非等离子体蚀刻进行第二蚀刻程序，蚀刻第二开口的侧壁，使得第二开口的宽度大于第一尺寸。本发明能够以维持材料的低介电常数的方式来形成内连线结构。
-
-
-
-
-
-
-
Search Results
8
records
(took 0.026 seconds)
