公开(公告)号：CN110838484A

公开(公告)日：2020-02-25

申请号：CN201910307666.4

申请日：2019-04-17

Applicant: 三星电子株式会社

Inventor： R.阿兹马特 ,  S.拉斯托吉 ,  朴哲弘 ,  梁在锡 ,  千宽永

IPC: H01L27/02

Abstract: 一种包括标准单元的集成电路包括：多个第一阱，以第一宽度沿第一水平方向延伸并具有第一导电类型；以及多个第二阱，以第二宽度沿第一水平方向延伸并具有第二导电类型，其中所述多个第一阱和所述多个第二阱在与第一水平方向正交的第二水平方向上交替布置，当m和n是大于或等于3的整数时，标准单元具有第二水平方向上的长度，该长度等于第一宽度的一半的m倍与第二宽度的一半的n倍之和。

公开(公告)号：CN108063119A

公开(公告)日：2018-05-22

申请号：CN201711021953.6

申请日：2017-10-26

Applicant: 三星电子株式会社

Inventor： 朴相俊 ,  金柄成 ,  朴哲弘 ,  朴春烨

IPC: H01L21/82 ,  H01L27/02

Abstract: 一种半导体集成电路布局的设计方法和一种制造半导体装置的方法，所述设计方法包含选择包含至少一个第一栅极图案的第一单元布局；选择包含至少一个第二栅极图案的第二单元布局，所述至少一个第二栅极图案具有与所述至少一个第一栅极图案的栅极长度不同的栅极长度；从第一单元布局和第二单元布局生成图案布局；以及在图案布局上生成选择性交叠第一单元布局的掩模布局。

公开(公告)号：CN105718623A

公开(公告)日：2016-06-29

申请号：CN201510888195.2

申请日：2015-12-07

Applicant: 三星电子株式会社

Inventor： 朴哲弘 ,  金秀贤 ,  S.迪帕克

IPC: G06F17/50

CPC classification number: G06F17/5072 ,  G06F17/5081

Abstract: 一种产生电子电路布局数据的方法，该方法可以包括：在电子存储介质中电子地提供代表包括第一缩放增强电路布局的第一标准单元布局的数据。可以使用标注器层电子地定义在第一标准单元布局中包括的第一缩放增强电路布局。可以电子地将第一缩放增强电路布局替换为第二缩放增强电路布局以在电子存储介质中电子地产生代表第二标准单元布局的数据。可以电子地校验代表第二标准单元布局的数据。

公开(公告)号：CN109390318B

公开(公告)日：2023-12-26

申请号：CN201810461568.1

申请日：2018-05-15

Applicant: 三星电子株式会社

Inventor： 吴寅旭 ,  金东铉 ,  朴斗焕 ,  朴晟根 ,  朴哲弘 ,  黄盛昱

IPC: H01L23/528

Abstract: 一种半导体器件包括穿过衬底上的绝缘层的多个主接触插塞和多个虚设接触插塞。多个上部互连在绝缘层上。所述多个虚设接触插塞包括第一虚设接触插塞。所述多个上部互连包括重叠第一虚设接触插塞的第一上部互连。第一虚设接触插塞的垂直中心轴位于第一上部互连外部。

公开(公告)号：CN117116930A

公开(公告)日：2023-11-24

申请号：CN202310449538.X

申请日：2023-04-24

Applicant: 三星电子株式会社

Inventor： 朴判济 ,  崔秀荧 ,  权智旭 ,  朴哲弘

IPC: H01L27/02

Abstract: 半导体器件包括：第一标准单元，在衬底上布置在第一行中，并且分别包括第一基底有源区；第二标准单元，布置在与第一行相邻的第二行中，并且分别包括第二基底有源区；电力线；以及器件隔离层，其中，在平面图中，第一标准单元和第二标准单元具有相同的单元高度，每个第一标准单元的第一基底有源区包括具有第一导电类型的第一有源线以及具有第二导电类型的第二有源线，每个第二标准单元的第二基底有源区包括具有第一导电类型的第三有源线以及具有第二导电类型的第四有源线，布置在第一行中的第一标准单元的第一有源线具有相同的第一宽度，布置在第二行中的第二标准单元的第三有源线具有相同的第二宽度，并且第一宽度窄于第二宽度。

公开(公告)号：CN116482935A

公开(公告)日：2023-07-25

申请号：CN202211535262.9

申请日：2022-12-02

Applicant: 三星SDI株式会社 ,  三星电子株式会社

Inventor： 文炯朗 ,  金荣权 ,  许伦旼 ,  李旻映 ,  金旼秀 ,  李圭原 ,  崔正敏 ,  朴哲弘 ,  高武铉 ,  裴相元 ,  金贞儿

IPC: G03F7/16 ,  G03F7/004 ,  G03F7/20 ,  G03F7/30 ,  G03F7/32

Abstract: 本发明涉及一种形成图案的方法。该方法包括：在基板上涂覆含金属的抗蚀剂组合物，沿着基板的边缘顺序地涂覆两种类型的用于去除边缘珠粒的组合物，执行包括干燥和加热的热处理以在基板上形成含金属的抗蚀剂膜，以及对该含金属的抗蚀剂膜进行曝光和显影以形成抗蚀剂图案；或在基板上涂覆含金属的抗蚀剂组合物，沿着基板的边缘涂覆用于去除边缘珠粒的组合物，执行包括干燥和加热的热处理以在基板上形成含金属的抗蚀剂膜，曝光含金属的抗蚀剂膜，以及用显影液组合物显影以形成抗蚀剂图案，其中，两种类型的用于去除边缘珠粒的组合物和显影液组合物的细节如说明书中所述。

公开(公告)号：CN108962913B

公开(公告)日：2023-07-18

申请号：CN201810499974.7

申请日：2018-05-23

Applicant: 三星电子株式会社

Inventor： S.库查努里 ,  S.拉斯托吉 ,  R.拉杰夫 ,  朴哲弘 ,  梁在锡

IPC: H01L27/118

Abstract: 本公开提供了集成电路器件。一种集成电路器件包括：在第一型式逻辑单元中在第一方向上平行地布置的一对参考导电线以及在第二型式逻辑单元中平行地布置的一对交换导电线，其中所述一对参考导电线和所述一对交换导电线中的在不同布线轨迹中的一个参考导电线和一个交换导电线具有相同的平面形状和相同的长度，并延伸以交叉第一型式逻辑单元和第二型式逻辑单元之间的单元边界。

公开(公告)号：CN109216346B

公开(公告)日：2023-01-03

申请号：CN201810251133.4

申请日：2018-03-26

Applicant: 三星电子株式会社

Inventor： 崔晸赫 ,  李海王 ,  河玹知 ,  朴哲弘

IPC: H01L27/02 ,  H01L23/535 ,  H01L21/768

Abstract: 一种集成电路器件可以包括：鳍型有源区域，在基板上在第一方向上延伸；绝缘分隔结构，在鳍型有源区域上在与第一方向交叉的第二方向上延伸；一对分开的栅线，彼此间隔开而使绝缘分隔结构在其间，并在第二方向上延伸以与绝缘分隔结构对准；一对源极/漏极区域，位于鳍型有源区域上并彼此间隔开而使绝缘分隔结构位于其间；以及跨接接触，位于绝缘分隔结构之上并且连接在所述一对源极/漏极区域之间。

公开(公告)号：CN109326635A

公开(公告)日：2019-02-12

申请号：CN201810770377.3

申请日：2018-07-13

Applicant: 三星电子株式会社

Inventor： 钱钰博 ,  金柄成 ,  金贤煜 ,  朴永国 ,  朴哲弘

IPC: H01L29/06 ,  H01L29/78

Abstract: 一种半导体器件包括第一导电元件、顺序地设置在第一导电元件上的第一绝缘层和第二绝缘层、穿过第一绝缘层和第二绝缘层的导电通路。导电通路连接到第一导电元件。该半导体器件包括设置在第二绝缘层中沿着第一绝缘层的上表面从导电通路的一个侧表面延伸的通路延伸部分、以及设置在第二绝缘层上连接到通路延伸部分的第二导电元件。

公开(公告)号：CN107154357A

公开(公告)日：2017-09-12

申请号：CN201710094905.3

申请日：2017-02-16

Applicant: 三星电子株式会社

Inventor： 金孝真 ,  金秀贤 ,  阿兹马特.拉希尔 ,  朴哲弘

IPC: H01L21/336 ,  H01L29/06

CPC classification number: G06F17/5072 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823821 ,  H01L21/823864 ,  H01L21/823871 ,  H01L27/0207 ,  H01L27/0924 ,  H01L29/0673 ,  H01L29/42392 ,  H01L29/66795 ,  H01L29/0607

Abstract: 本发明提供了半导体器件的制造方法。半导体器件的制造方法包括：加载第一布局，其中第一布局包括第一有源区和第一虚设区，并且第一有源区包括具有第一宽度的鳍型图案设计；通过用纳米线结构设计替代鳍型图案设计而产生第二布局；以及通过使用第二布局而形成纳米线结构设计，其中第二布局包括与第一有源区相同尺寸的第二有源区以及与第一虚设区相同尺寸的第二虚设区，纳米线结构设计的纳米线结构具有大于第一宽度的第二宽度。