公开(公告)号：CN101794733A

公开(公告)日：2010-08-04

申请号：CN201010004006.8

申请日：2010-01-14

Applicant: 三星电子株式会社

Inventor： 吴寅旭 ,  林南守 ,  薛钟善

IPC: H01L21/82 ,  B81C1/00

CPC classification number: H01L21/76838 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/32139

Abstract: 本发明提供一种采用双重构图形成半导体器件的方法。在衬底上形成第一材料膜。在第一材料膜上形成线性第二材料膜图案。在第二材料膜图案的侧壁上形成间隔物图案，并且去除第二材料膜图案，以暴露第一材料膜的位于间隔物图案之间的部分。去除第一材料膜的暴露部分，以形成第一材料膜图案。在由第一材料膜图案限定的沟槽中，形成第三材料膜图案。与第二材料膜图案的端部毗邻的第二材料膜图案的相邻第一部分被分隔的距离小于单个间隔物图案的宽度的2倍。在一些实施例中，将第二材料膜图案中的相邻第一部分分隔的距离大于最小特征尺寸，并且单个间隔物图案的宽度大约等于最小特征尺寸。

公开(公告)号：CN109712974B

公开(公告)日：2024-05-03

申请号：CN201810907064.8

申请日：2018-08-10

Applicant: 三星电子株式会社

Inventor： 吴寅旭 ,  金东铉 ,  金柄成 ,  朴晟根 ,  崔虎浚

IPC: H01L27/088

Abstract: 提供了一种产生布局的方法和利用其制造半导体装置的方法，所述产生布局的方法包括：接收包括有源鳍的半导体装置的设计布局；从设计布局中提取有源鳍的设计规则；形成与有源鳍叠置的鳍线，使得鳍线具有比有源鳍的长度大的长度，其中，鳍线从与半导体装置的布局区域的一个边缘邻近的位置朝向另一边缘连续地延伸，并且形成在半导体装置的整个布局区域中；利用鳍线在半导体装置的整个布局区域中形成芯轴图案布局；利用有源鳍在半导体装置的整个布局区域中形成切割图案布局。

公开(公告)号：CN106847677B

公开(公告)日：2021-10-26

申请号：CN201611115396.X

申请日：2016-12-07

Applicant: 三星电子株式会社

Inventor： 吴寅旭 ,  李钟弦 ,  黄盛昱

IPC: H01L21/027 ,  H01L21/033 ,  H01L21/768 ,  H01L23/538

Abstract: 本发明提供了一种形成掩模布局的方法、一种形成布线结构的方法和一种布线结构。所述形成掩模布局的方法包括：形成包括下布线结构图案和伪下布线结构图案的第一掩模的布局。形成与第一掩模重叠并且包括上布线结构图案和伪上布线结构图案的第二掩模的布局。形成包括第一过孔结构图案和第一伪过孔结构图案的第三掩模的布局。形成包括第二过孔结构图案和第二伪过孔结构图案的第四掩模的布局。第二过孔结构图案可与下布线结构图案和上布线结构图案共同地重叠，并且第二伪过孔结构图案可与伪下布线结构图案和伪上布线结构图案共同地重叠。第四掩模可与第三掩模重叠。

公开(公告)号：CN109712974A

公开(公告)日：2019-05-03

申请号：CN201810907064.8

申请日：2018-08-10

Applicant: 三星电子株式会社

Inventor： 吴寅旭 ,  金东铉 ,  金柄成 ,  朴晟根 ,  崔虎浚

IPC: H01L27/088

Abstract: 提供了一种产生布局的方法和利用其制造半导体装置的方法，所述产生布局的方法包括：接收包括有源鳍的半导体装置的设计布局；从设计布局中提取有源鳍的设计规则；形成与有源鳍叠置的鳍线，使得鳍线具有比有源鳍的长度大的长度，其中，鳍线从与半导体装置的布局区域的一个边缘邻近的位置朝向另一边缘连续地延伸，并且形成在半导体装置的整个布局区域中；利用鳍线在半导体装置的整个布局区域中形成芯轴图案布局；利用有源鳍在半导体装置的整个布局区域中形成切割图案布局。

公开(公告)号：CN109390318A

公开(公告)日：2019-02-26

申请号：CN201810461568.1

申请日：2018-05-15

Applicant: 三星电子株式会社

Inventor： 吴寅旭 ,  金东铉 ,  朴斗焕 ,  朴晟根 ,  朴哲弘 ,  黄盛昱

IPC: H01L23/528

Abstract: 一种半导体器件包括穿过衬底上的绝缘层的多个主接触插塞和多个虚设接触插塞。多个上部互连在绝缘层上。所述多个虚设接触插塞包括第一虚设接触插塞。所述多个上部互连包括重叠第一虚设接触插塞的第一上部互连。第一虚设接触插塞的垂直中心轴位于第一上部互连外部。

公开(公告)号：CN109390318B

公开(公告)日：2023-12-26

申请号：CN201810461568.1

申请日：2018-05-15

Applicant: 三星电子株式会社

Inventor： 吴寅旭 ,  金东铉 ,  朴斗焕 ,  朴晟根 ,  朴哲弘 ,  黄盛昱

IPC: H01L23/528

Abstract: 一种半导体器件包括穿过衬底上的绝缘层的多个主接触插塞和多个虚设接触插塞。多个上部互连在绝缘层上。所述多个虚设接触插塞包括第一虚设接触插塞。所述多个上部互连包括重叠第一虚设接触插塞的第一上部互连。第一虚设接触插塞的垂直中心轴位于第一上部互连外部。

公开(公告)号：CN106847677A

公开(公告)日：2017-06-13

申请号：CN201611115396.X

申请日：2016-12-07

Applicant: 三星电子株式会社

Inventor： 吴寅旭 ,  李钟弦 ,  黄盛昱

IPC: H01L21/027 ,  H01L21/033 ,  H01L21/768 ,  H01L23/538

CPC classification number: H01L21/76811 ,  H01L21/0332 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/76813 ,  H01L21/76816 ,  H01L22/20 ,  H01L23/522 ,  H01L23/528 ,  H01L21/0274 ,  H01L23/5386

Abstract: 本发明提供了一种形成掩模布局的方法、一种形成布线结构的方法和一种布线结构。所述形成掩模布局的方法包括：形成包括下布线结构图案和伪下布线结构图案的第一掩模的布局。形成与第一掩模重叠并且包括上布线结构图案和伪上布线结构图案的第二掩模的布局。形成包括第一过孔结构图案和第一伪过孔结构图案的第三掩模的布局。形成包括第二过孔结构图案和第二伪过孔结构图案的第四掩模的布局。第二过孔结构图案可与下布线结构图案和上布线结构图案共同地重叠，并且第二伪过孔结构图案可与伪下布线结构图案和伪上布线结构图案共同地重叠。第四掩模可与第三掩模重叠。