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公开(公告)号：CN107562172A
公开(公告)日：2018-01-09
申请号：CN201710428062.6
申请日：2017-06-08
Applicant: 三星电子株式会社
CPC classification number: G06F9/4418 , G06F1/3206 , G06F1/324 , G06F1/3287 , G06F13/24 , G06F13/4022 , G06F13/4291
Abstract: 本发明提供一种集成电路装置和包含所述集成电路装置的电子系统。所述集成电路装置可包含：中央处理单元，其经配置以在多个模式中的一个模式中操作；以及唤醒控制电路，其经配置以控制所述中央处理单元。所述唤醒控制电路可包含：时钟产生器，其经配置以产生内部时钟信号；多路复用器，其经配置以从外部信号和所述内部时钟信号当中选择信号且向所述中央处理单元提供所选信号作为操作时钟信号；以及控制器，其经配置以基于所述外部信号而控制所述中央处理单元和所述时钟产生器。本发明的集成电路装置能够在低功率模式中无参考时钟信号而唤醒，以减少集成电路装置的功耗。
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公开(公告)号：CN106847677A
公开(公告)日：2017-06-13
申请号：CN201611115396.X
申请日：2016-12-07
Applicant: 三星电子株式会社
IPC: H01L21/027 , H01L21/033 , H01L21/768 , H01L23/538
CPC classification number: H01L21/76811 , H01L21/0332 , H01L21/0337 , H01L21/0338 , H01L21/76813 , H01L21/76816 , H01L22/20 , H01L23/522 , H01L23/528 , H01L21/0274 , H01L23/5386
Abstract: 本发明提供了一种形成掩模布局的方法、一种形成布线结构的方法和一种布线结构。所述形成掩模布局的方法包括：形成包括下布线结构图案和伪下布线结构图案的第一掩模的布局。形成与第一掩模重叠并且包括上布线结构图案和伪上布线结构图案的第二掩模的布局。形成包括第一过孔结构图案和第一伪过孔结构图案的第三掩模的布局。形成包括第二过孔结构图案和第二伪过孔结构图案的第四掩模的布局。第二过孔结构图案可与下布线结构图案和上布线结构图案共同地重叠，并且第二伪过孔结构图案可与伪下布线结构图案和伪上布线结构图案共同地重叠。第四掩模可与第三掩模重叠。
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公开(公告)号：CN117907339A
公开(公告)日：2024-04-19
申请号：CN202311159623.9
申请日：2023-09-08
Applicant: 三星电子株式会社
Abstract: 一种缺陷检测设备，包括：存储器，被配置为存储指示电路图案和指示虚设图案的布局图像；以及控制器，包括被配置为学习布局图像的人工神经网络，该控制器被配置为：通过使用人工神经网络，基于通过拍摄晶片上的包括缺陷的区域所获得的检查图像，确定缺陷在电路图案所位于的第一区域中还是在虚设图案所位于的第二区域中；以及基于缺陷位于第一区域中还是位于第二区域中来确定缺陷的类型。
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Patent Agency Ranking
公开(公告)号：CN107039402B
公开(公告)日：2022-01-11
申请号：CN201611062754.5
申请日：2016-11-25
Applicant: 三星电子株式会社
IPC: H01L23/544 , H01L21/66
Abstract: 一种测试图案包括：第一线图案，设置在第一水平，具有通过第一间隔而间隔开的不连续的区域，具有第一宽度，并在第一方向上延伸。测试图案还包括：设置在第二水平并在第一方向上延伸的连接线图案；以及设置在第二水平、从连接线图案分支、具有第二宽度并在垂直于第一方向的第二方向上延伸的多个第二线图案。测试图案还包括多个通路图案，该多个通路图案设置在第三水平、具有第三宽度并形成为至少部分地交叠具有第一线图案的第一宽度和第二线图案的第二宽度的交叉区域。第一焊盘与第一线图案相连。第二焊盘与连接线图案相连。
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公开(公告)号：CN106847677B
公开(公告)日：2021-10-26
申请号：CN201611115396.X
申请日：2016-12-07
Applicant: 三星电子株式会社
IPC: H01L21/027 , H01L21/033 , H01L21/768 , H01L23/538
Abstract: 本发明提供了一种形成掩模布局的方法、一种形成布线结构的方法和一种布线结构。所述形成掩模布局的方法包括：形成包括下布线结构图案和伪下布线结构图案的第一掩模的布局。形成与第一掩模重叠并且包括上布线结构图案和伪上布线结构图案的第二掩模的布局。形成包括第一过孔结构图案和第一伪过孔结构图案的第三掩模的布局。形成包括第二过孔结构图案和第二伪过孔结构图案的第四掩模的布局。第二过孔结构图案可与下布线结构图案和上布线结构图案共同地重叠，并且第二伪过孔结构图案可与伪下布线结构图案和伪上布线结构图案共同地重叠。第四掩模可与第三掩模重叠。
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公开(公告)号：CN107039402A
公开(公告)日：2017-08-11
申请号：CN201611062754.5
申请日：2016-11-25
Applicant: 三星电子株式会社
IPC: H01L23/544 , H01L21/66
CPC classification number: G06F17/5045 , G06F17/5081 , H01L22/20 , H01L22/34 , H01L23/544 , H01L2223/5442
Abstract: 一种测试图案包括：第一线图案，设置在第一水平，具有通过第一间隔而间隔开的不连续的区域，具有第一宽度，并在第一方向上延伸。测试图案还包括：设置在第二水平并在第一方向上延伸的连接线图案；以及设置在第二水平、从连接线图案分支、具有第二宽度并在垂直于第一方向的第二方向上延伸的多个第二线图案。测试图案还包括多个通路图案，该多个通路图案设置在第三水平、具有第三宽度并形成为至少部分地交叠具有第一线图案的第一宽度和第二线图案的第二宽度的交叉区域。第一焊盘与第一线图案相连。第二焊盘与连接线图案相连。
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公开(公告)号：CN117907342A
公开(公告)日：2024-04-19
申请号：CN202311161392.5
申请日：2023-09-08
Applicant: 三星电子株式会社
IPC: G01N21/956 , G01N21/95 , G01N21/88 , G01N23/2251
Abstract: 一种包括存储器和控制器的测试设备。存储器存储参考数据，该参考数据包括通过拍摄第一半导体样本上的参考图案而获得的参考图像、参考图案的第一高度、参考图案的第一阴影长度、以及表示第一高度和第一阴影长度之间的相关性的参考值。控制器接收通过拍摄在第二半导体样本上的图案而获得的图像，根据该图像测量图案的第二阴影长度，并且基于参考数据来根据第二阴影长度计算图案的第二高度。
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公开(公告)号：CN117594468A
公开(公告)日：2024-02-23
申请号：CN202311019522.1
申请日：2023-08-14
Applicant: 三星电子株式会社
IPC: H01L21/66 , G06V10/762 , G06V10/764
Abstract: 提供了检测晶圆的缺陷的方法、用于检测晶圆的缺陷的设备、以及非暂时性计算机可读存储介质。检测晶圆的缺陷的方法包括：通过组合根据各自的处理操作测量晶圆而生成的多个晶圆水平图来生成包括缺陷点的复合晶圆图；使用复合晶圆图中包括的缺陷点的位置来根据缺陷簇对缺陷点进行分类；以及针对缺陷簇中的每一个使用操作信息来从各自的处理操作中检测其中发生缺陷的初始处理操作。
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