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公开(公告)号：CN104681480A
公开(公告)日：2015-06-03
申请号：CN201510103758.2
申请日：2008-12-12
Applicant: 万国半导体股份有限公司
CPC classification number: H01L29/7811 , H01L27/0255 , H01L29/0619 , H01L29/0696 , H01L29/404 , H01L29/66734 , H01L29/7808 , H01L29/7813 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种设置于一半导体衬底上的半导体功率组件，其包含有一设置于该半导体衬底顶面上的已图案化多晶硅层的一第一部份的静电放电（ESD）保护电路。这半导体功率组件更包含有一作为本体离子植入阻碍层的已图案化ESD多晶硅层的第二部分，以阻碍掺杂的本体离子进入位于该本体离子植入阻碍层下方的半导体衬底。在另一具体实施例中，位于半导体组件的边缘上的静电放电（ESD）多晶硅层更覆盖半导体组件边缘上的一切割道，由此于制作半导体组件时不再需要一钝化层，以减少图案化钝化层所需的掩膜。
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公开(公告)号：CN102768994B
公开(公告)日：2015-03-25
申请号：CN201210138850.9
申请日：2012-04-23
Applicant: 万国半导体股份有限公司
IPC: H01L21/8249 , H01L21/768 , H01L27/06
CPC classification number: H01L29/7801 , H01L21/26586 , H01L29/0623 , H01L29/0696 , H01L29/0891 , H01L29/407 , H01L29/41766 , H01L29/42368 , H01L29/4238 , H01L29/47 , H01L29/4933 , H01L29/66719 , H01L29/66727 , H01L29/66734 , H01L29/78 , H01L29/7806 , H01L29/7811 , H01L29/7813 , H01L29/782 , H01L29/872
Abstract: 本发明涉及一种在功率MOSFET内集成肖特基二极管。半导体器件包括多个沟槽，多个沟槽含有在有源区中的有源栅极沟槽，以及在有源区外部的截止区中的栅极滑道/截止沟槽和屏蔽电极吸引沟槽。栅极滑道/截止沟槽包括限定位于有源区外部的台面结构的一个或多个沟槽。第一导电区形成于多个沟槽中。中间电介质区和截止保护区形成于限定台面结构的沟槽中。第二导电区形成于限定台面结构的那部分沟槽中。第二导电区通过中间电介质区，与第一导电区电绝缘。到第二导电区形成第一电接触，到屏蔽电极吸引沟槽中第一导电区形成第二电接触。一个或多个肖特基二极管形成于台面结构中。
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公开(公告)号：CN102386182B
公开(公告)日：2014-11-05
申请号：CN201110200041.1
申请日：2011-07-06
Applicant: 万国半导体股份有限公司
Abstract: 本发明涉及在不增加掩膜层以及制备工艺程序的数量的前提下，提供的一种在一个分立的功率MOS场效应管内集成一个或多个传感场效应管的功率器件及其制备方法。该半导体器件包含一个主场效应管以及一个或多个传感场效应管；传感场效应管的晶体管部分被主场效应管的晶体管包围着；包围主场效应管的电绝缘结构，使主场效应管的源极和本体区，与传感场效应管的源极和本体区电绝缘。传感场效应管源极垫位于主场效应管的边缘处，并与传感场效应管的晶体管部分分隔开；传感场效应管源极垫通过传感场效应管探针金属，连接到传感场效应管的晶体管部分；配置绝缘结构，使传感场效应管的晶体管部分以及传感场效应管源极垫位于主场效应管的有源区外部。
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公开(公告)号：CN102655140A
公开(公告)日：2012-09-05
申请号：CN201210185334.1
申请日：2010-07-28
Applicant: 万国半导体股份有限公司
IPC: H01L25/07 , H01L23/522 , H01L21/98
Abstract: 本发明涉及一种多晶片封装，具有多个引脚以及第一和第二半导体晶片，叠印并连接在一起，定义一个晶片堆叠。晶片堆叠具有相对的第一和第二边，每个第一和第二半导体晶片都带有栅极、漏极和源极区，以及栅极、漏极和源极接头。第一个对立边具有第二半导体晶片的漏极接头，漏极接头与第一套多个引脚电接触。第一半导体晶片的栅极、漏极和源极接头以及第二半导体晶片的栅极和源极接头，设置在第二个所述的对立边上，并与第二套多个引脚电接触。第一半导体晶片的源极引脚可以与第二半导体晶片的漏极引脚相同。
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公开(公告)号：CN102194699A
公开(公告)日：2011-09-21
申请号：CN201110038619.8
申请日：2011-02-10
Applicant: 万国半导体股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/06
CPC classification number: H01L29/7811 , H01L21/26586 , H01L21/283 , H01L27/088 , H01L29/1095 , H01L29/402 , H01L29/407 , H01L29/41741 , H01L29/4236 , H01L29/42368 , H01L29/42372 , H01L29/4238 , H01L29/456 , H01L29/4933 , H01L29/66719 , H01L29/66727 , H01L29/66734 , H01L29/7813 , H01L29/7827
Abstract: 本发明涉及一种用于制备半导体器件的方法，包括利用第一掩膜形成多个沟槽。沟槽包括源极传感沟槽，位于终止区外面以及两个相邻的有源区之间。利用第二掩膜，制成一个中间介质区，将第一和第二传导区分隔开。利用第三掩膜，形成连接到第一传导区的第一导电接头，以及连接到第二传导区的第二导电接头，并形成一个源极金属区。利用第四掩膜，形成到栅极金属区的接触。半导体器件含有一个源极传感接头，位于终止区外面以及器件的有源区外面。
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Patent Agency Ranking
公开(公告)号：CN101312189B
公开(公告)日：2010-06-16
申请号：CN200810100583.X
申请日：2008-05-20
Applicant: 万国半导体股份有限公司
CPC classification number: H01L29/7811 , H01L27/0255 , H01L29/0696 , H01L29/66734 , H01L29/7808 , H01L29/7813 , H01L2924/0002 , H01L2924/00
Abstract: 本发明涉及一个在半导体衬底上支持的半导体功率器件，其包括多个晶体管单元，每一个晶体管单元都具有源极和漏极以及控制源极和漏极之间传输电流的栅极。该半导体还包括连接到源区的源极金属层，和构造为围绕衬底的外围区域的连接到栅极区的金属带的栅极金属层，其中，栅极金属层和栅极区通过金属间隙与源极金属层分离。该半导体功率器件还包括ESD保护电路，该ESD保护电路包括构成ESD二极管的多个相反导电性的掺杂介电区域，该ESD二极管横跨金属间隙延伸并在衬底的外围区域上连接在栅极金属层和源极金属层之间。
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公开(公告)号：CN101556956A
公开(公告)日：2009-10-14
申请号：CN200910133425.9
申请日：2009-04-01
Applicant: 万国半导体股份有限公司
IPC: H01L27/088 , H01L21/8234 , H01L29/78 , H01L29/06
CPC classification number: H01L29/7813 , H01L21/8234 , H01L27/088 , H01L29/0646 , H01L29/0653 , H01L29/0696 , H01L29/66734 , H01L29/7815 , H01L2224/0603 , H01L2924/13091 , H01L2924/00
Abstract: 本发明为一种集成有感应晶体管的分立功率金属氧化物半导体场效应晶体管。一个半导体器件包含一个主FET、一个或多个感应FET和一个共同栅极衬垫。该主FET和一个或多个感应FET形成在共同衬底上。主FET和每个感应FET包括一个源极终端、一个栅极终端和一个漏极终端。共同栅极衬垫连接主FET和一个或多个感应FET的栅极终端。在主FET和一个或多个感应FET的栅极终端之间设置电绝缘体。本发明可应用于N－沟道和P－沟道MOSFET器件。
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公开(公告)号：CN104617134B
公开(公告)日：2017-11-07
申请号：CN201510103697.X
申请日：2008-12-12
Applicant: 万国半导体股份有限公司
CPC classification number: H01L29/7811 , H01L27/0255 , H01L29/0619 , H01L29/0696 , H01L29/404 , H01L29/66734 , H01L29/7808 , H01L29/7813 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种设置于一半导体衬底上的半导体功率组件，其包含有一设置于该半导体衬底顶面上的已图案化多晶硅层的一第一部份的静电放电（ESD）保护电路。这半导体功率组件更包含有一作为本体离子植入阻碍层的已图案化ESD多晶硅层的第二部分，以阻碍掺杂的本体离子进入位于该本体离子植入阻碍层下方的半导体衬底。在另一具体实施例中，位于半导体组件的边缘上的静电放电（ESD）多晶硅层更覆盖半导体组件边缘上的一切割道，由此于制作半导体组件时不再需要一钝化层，以减少图案化钝化层所需的掩膜。
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公开(公告)号：CN103021858B
公开(公告)日：2015-05-27
申请号：CN201110305952.0
申请日：2011-09-27
Applicant: 万国半导体股份有限公司
IPC: H01L21/336 , H01L29/78
Abstract: 本发明一般涉及一种功率半导体器件及其制备方法，更确切的说，本发明旨在提供一种减薄硅衬底来降低功率MOS晶体管导通电阻的方法及该方法所制备的功率MOS晶体管器件。由于在硅衬底形成有一个或多个底部凹槽，有效的减少了功率MOSFET晶体管的硅衬底导通电阻，并且与底部凹槽相匹配的基座进一步提供了对具有底部凹槽的功率MOSFET晶体管的封装能力。
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公开(公告)号：CN102655140B
公开(公告)日：2014-11-05
申请号：CN201210185334.1
申请日：2010-07-28
Applicant: 万国半导体股份有限公司
IPC: H01L25/07 , H01L23/522 , H01L21/98
Abstract: 本发明涉及一种多晶片封装，具有多个引脚以及第一和第二半导体晶片，叠印并连接在一起，定义一个晶片堆叠。晶片堆叠具有相对的第一和第二边，每个第一和第二半导体晶片都带有栅极、漏极和源极区，以及栅极、漏极和源极接头。第一个对立边具有第二半导体晶片的漏极接头，漏极接头与第一套多个引脚电接触。第一半导体晶片的栅极、漏极和源极接头以及第二半导体晶片的栅极和源极接头，设置在第二个所述的对立边上，并与第二套多个引脚电接触。第一半导体晶片的源极引脚可以与第二半导体晶片的漏极引脚相同。
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