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公开(公告)号：CN106992209A
公开(公告)日：2017-07-28
申请号：CN201611094345.3
申请日：2016-12-02
Applicant: 瑞萨电子株式会社
IPC: H01L29/778 , H01L29/49 , H01L21/335 , H01L21/285
CPC classification number: H01L29/7788 , H01L21/28264 , H01L29/2003 , H01L29/205 , H01L29/4236 , H01L29/4966 , H01L29/513 , H01L29/517 , H01L29/66431 , H01L29/66462 , H01L29/7786 , H01L21/2855 , H01L29/495 , H01L29/4958 , H01L29/7787
Abstract: 本申请涉及半导体器件及其制造方法。在使用氮化物半导体的半导体器件中，防止MISFET具有降低的可控性，这在构成MISFET的栅极电极的钨膜具有拉伸应力时会发生。通过具有相对小的晶粒尺寸并且不具有拉伸应力的晶粒的钨膜，形成具有AlGN/GaN异质结的MISFET的栅极电极。钨膜的晶粒的晶粒尺寸小于构成栅极电极并形成在钨膜下方的势垒金属膜的晶粒的晶粒尺寸。
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公开(公告)号：CN109979949A
公开(公告)日：2019-07-05
申请号：CN201811583471.4
申请日：2018-12-24
Applicant: 瑞萨电子株式会社
IPC: H01L27/144 , H01L23/528 , H01L23/48 , H01L21/768
Abstract: 本发明的实施例涉及半导体装置及其制造方法。为了改善半导体装置的性能，在p型半导体PR之上形成半导体层EP。在半导体层EP之上形成n型半导体层NR1。半导体层PR、半导体层EP和半导体层NR1分别配置光接收器的一部分。在半导体层EP之上形成与半导体层EP的材料不同的材料的盖层，并且在盖层内形成硅化物层，该硅化物层是金属与被包括在盖层中的材料的反应产物。穿过硅化物层在盖层之上形成具有阻挡金属膜BM1的插塞。这里，在半导体层NR1内未形成金属与被包括在半导体层NR1中的材料的反应产物。
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公开(公告)号：CN109087851A
公开(公告)日：2018-12-25
申请号：CN201810607992.2
申请日：2018-06-13
Applicant: 瑞萨电子株式会社
IPC: H01L21/265
CPC classification number: H01L21/02164 , H01L21/02274 , H01L21/2652 , H01L21/266 , H01L21/32139 , H01L21/823814 , H01L29/66477 , H01L21/265
Abstract: 本公开涉及制造半导体器件的方法，以提高半导体器件的可靠性。抗蚀剂图案形成在半导体衬底之上。然后，在半导体衬底之上，以覆盖抗蚀剂图案的这种方式形成保护膜。然后，通过用保护膜覆盖抗蚀剂图案，杂质被离子注入到半导体衬底中。此后，通过湿蚀刻去除保护膜，然后去除抗蚀剂图案。
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公开(公告)号：CN109979949B
公开(公告)日：2024-06-28
申请号：CN201811583471.4
申请日：2018-12-24
Applicant: 瑞萨电子株式会社
IPC: H01L27/144 , H01L23/528 , H01L23/48 , H01L21/768
Abstract: 本发明的实施例涉及半导体装置及其制造方法。为了改善半导体装置的性能，在p型半导体PR之上形成半导体层EP。在半导体层EP之上形成n型半导体层NR1。半导体层PR、半导体层EP和半导体层NR1分别配置光接收器的一部分。在半导体层EP之上形成与半导体层EP的材料不同的材料的盖层，并且在盖层内形成硅化物层，该硅化物层是金属与被包括在盖层中的材料的反应产物。穿过硅化物层在盖层之上形成具有阻挡金属膜BM1的插塞。这里，在半导体层NR1内未形成金属与被包括在半导体层NR1中的材料的反应产物。
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公开(公告)号：CN107871794A
公开(公告)日：2018-04-03
申请号：CN201710800190.9
申请日：2017-09-07
Applicant: 瑞萨电子株式会社
Inventor： 中山知士
IPC: H01L31/028 , H01L31/102 , H01L31/18
CPC classification number: H01L31/1055 , G02B6/12002 , G02B6/43 , G02B2006/12061 , H01L31/02005 , H01L31/02161 , H01L31/02327 , H01L31/028 , H01L31/035272 , H01L31/1804 , Y02E10/547 , H01L31/102 , H01L31/1808
Abstract: 本发明涉及一种半导体器件及其制造方法。提供的半导体器件包括具有适当的二极管特性的Ge光电二极管。沟槽提供在从锗生长保护膜的顶表面起但没有到达半导体衬底的主表面的锗生长保护膜、p型硅层和第一绝缘膜上。i型锗层和n型锗层被嵌入在沟槽中，籽晶层介于该层和沟槽之间，籽晶层由非晶硅、多晶硅或硅锗制成。i型锗层和n型锗层都没有从锗生长保护膜的顶表面突出，从而在n型锗层和锗生长保护膜上形成了具有基本均匀厚度的平坦的第二绝缘膜。
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Patent Agency Ranking
公开(公告)号：CN101819931B
公开(公告)日：2013-02-13
申请号：CN201010119463.1
申请日：2010-02-23
Applicant: 瑞萨电子株式会社
IPC: H01L21/3105 , H01L21/311
CPC classification number: H01L21/02063 , H01L21/28518 , H01L21/76814
Abstract: 一种制造半导体装置的方法，包括：通过干法蚀刻去除在含Ni硅化物层上表面形成的绝缘层，由此使含Ni硅化物层至少部分地露出；以及使用具有还原作用的还原水清洗含Ni硅化物层的露出部。
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公开(公告)号：CN117133650A
公开(公告)日：2023-11-28
申请号：CN202310460276.7
申请日：2023-04-26
Applicant: 瑞萨电子株式会社
IPC: H01L21/331 , H01L21/3105 , H01L29/739
Abstract: 一种制造半导体器件的方法，包括：形成氧化硅膜，该氧化硅膜覆盖半导体衬底的第一主表面和第二主表面中的每一者；在半导体衬底的第一主表面侧上形成再分布布线；以及研磨半导体衬底的第二主表面。该研磨步骤在位于第二主表面上的氧化硅膜的厚度等于或大于10nm且等于或小于30nm的状态下进行。
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公开(公告)号：CN106992209B
公开(公告)日：2022-02-22
申请号：CN201611094345.3
申请日：2016-12-02
Applicant: 瑞萨电子株式会社
IPC: H01L29/778 , H01L29/49 , H01L21/335 , H01L21/285
Abstract: 本申请涉及半导体器件及其制造方法。在使用氮化物半导体的半导体器件中，防止MISFET具有降低的可控性，这在构成MISFET的栅极电极的钨膜具有拉伸应力时会发生。通过具有相对小的晶粒尺寸并且不具有拉伸应力的晶粒的钨膜，形成具有AlGN/GaN异质结的MISFET的栅极电极。钨膜的晶粒的晶粒尺寸小于构成栅极电极并形成在钨膜下方的势垒金属膜的晶粒的晶粒尺寸。
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公开(公告)号：CN109212666A
公开(公告)日：2019-01-15
申请号：CN201810690111.8
申请日：2018-06-28
Applicant: 瑞萨电子株式会社
Abstract: 本申请涉及半导体器件及其制造方法。半导体器件的可靠性得到改进。在绝缘层上方形成光波导和p型半导体部分。在p型半导体部分上方形成包括n型半导体部分和盖层的多层本体。在覆盖光波导、p型半导体部分和多层本体的第一层间绝缘膜上方，形成位于光波导上方的加热器。在第一层间绝缘膜中，形成第一接触孔和第二接触孔。与p型半导体部分电耦合的第一接触部分连续地形成在第一接触孔中和第一层间绝缘膜上方。与盖层电耦合的第二接触部分连续地形成在第二接触孔中和第一层间绝缘膜上方。形成在第二层间绝缘膜上方的布线经由嵌入第二层间绝缘膜中的插塞而与加热器以及第一接触部分和第二接触部分电耦合。
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公开(公告)号：CN108074988A
公开(公告)日：2018-05-25
申请号：CN201711064521.3
申请日：2017-10-31
Applicant: 瑞萨电子株式会社
IPC: H01L31/02 , H01L31/105
CPC classification number: H01L31/028 , H01L31/02005 , H01L31/02161 , H01L31/022408 , H01L31/02327 , H01L31/105
Abstract: 本发明涉及半导体器件。对半导体制造装置的锗(Ge)污染被抑制。锗是硅半导体工艺中的异种材料。半导体器件被提供有包括n型锗层的Ge光电二极管和与n型锗层电容耦合的插塞。换句话说，Ge光电二极管的n型锗层和插塞彼此不直接接触，而是彼此电容耦合。
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