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公开(公告)号：CN109427841B
公开(公告)日：2023-08-04
申请号：CN201810921875.3
申请日：2018-08-14
申请人： 台湾积体电路制造股份有限公司
摘要： 在一些实施例中，本发明涉及一种存储器电路，其中，存储器电路具有布置在衬底上方的介电结构内的第一电阻式随机存取存储器(RRAM)元件和第二RRAM元件。第一RRAM元件具有通过第一数据存储层分离的第一分离电极和第一结合电极。第二RRAM元件具有通过第二数据存储层分离的第二分离电极和第二结合电极。控制器件设置在衬底内并具有连接至第一结合电极和第二结合电极的第一端子以及连接至字线的第二端子。本发明的实施例还提供了具有多个细丝的RRAM存储器单元、存储器电路的形成方法。
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公开(公告)号：CN107039346B
公开(公告)日：2020-01-10
申请号：CN201610912647.0
申请日：2016-10-20
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/822 , H01L27/24
摘要： 本发明的实施例涉及一种包括由PMOS晶体管驱动的RRAM单元的集成芯片和相关的形成方法。在一些实施例中，集成芯片具有布置在半导体衬底内的PMOS晶体管。电阻式RRAM单元，布置在覆盖半导体衬底的层间介电(ILD)层内。RRAM单元具有第一导电电极，第一导电电极通过具有可变电阻的介电数据存储层与第二导电电极分隔开。第一导电电极通过一个或多个金属互连层连接到PMOS晶体管的漏极端。使用PMOS晶体管驱动RRAM单元，允许减少体效应的影响，因此，允许在低功耗和短时间下执行复位操作。
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公开(公告)号：CN105826466B
公开(公告)日：2019-02-12
申请号：CN201510755878.0
申请日：2015-11-09
申请人： 台湾积体电路制造股份有限公司
摘要： 提供了具有基于V族氧化物和氧化铪的高κ层的电阻式随机存取存储器(RRAM)单元。RRAM单元包括底部电极层；V族氧化物层，布置在底部电极层上方；和氧化铪基层，布置在V族氧化物层上方并且邻接V族氧化物层。RRAM单元还包括覆盖层，布置在氧化铪基层上方并且邻接氧化铪基层；以及顶部电极层，布置在覆盖层上方。还提供了一种用于制备RRAM单元的方法。本发明实施例涉及改进的电阻式随机存取存储器(RRAM)结构。
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公开(公告)号：CN104051615B
公开(公告)日：2017-03-01
申请号：CN201310234123.7
申请日：2013-06-13
申请人： 台湾积体电路制造股份有限公司
CPC分类号： H01L45/1608 , H01L27/2436 , H01L27/2463 , H01L45/04 , H01L45/1233 , H01L45/1253 , H01L45/1273 , H01L45/146 , H01L45/16 , H01L45/1675
摘要： 本发明提供了电阻式随机存取存储器(RRAM)单元及其制造方法。RRAM单元包括晶体管和RRAM结构。该RRAM结构包括具有通孔部分和非平面部分的底部电极；共形地覆盖底部电极的非平面部分的电阻材料层；以及位于电阻材料层上的顶部电极。底部电极的通孔部分嵌入第一RRAM停止层中。底部电极的非平面部分具有顶点并且在通孔部分上方居中。本发明还提供了低形成电压的电阻式随机存取存储器(RRAM)。
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公开(公告)号：CN106206449A
公开(公告)日：2016-12-07
申请号：CN201510310463.2
申请日：2015-06-08
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/8247 , H01L27/115 , G11C11/56
摘要： 本发明涉及一种形成具有良好的良率的电阻式随机存取存储器(RRAM)单元的方法和相关的装置。在一些实施例中，通过在下部金属互连层上方形成底电极，以及在底电极上形成具有第一厚度的可变电阻的介电数据存储层来实施该方法。在介电数据存储层上形成覆盖层。覆盖层具有第二厚度，第二厚度比第一厚度厚约2倍至约3倍的范围内。在覆盖层上方形成顶电极，以及在顶电极上方形成上部金属互连层。本发明涉及具有优化的膜方案的高良率RRAM单元。
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公开(公告)号：CN106601905B
公开(公告)日：2022-06-28
申请号：CN201610755281.0
申请日：2016-08-29
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L45/00 , H01L23/522 , H01L27/24
摘要： 本发明的实施例涉及形成防止对MIM去耦电容器的损坏的集成电路的方法和相关的结构。在一些实施例中，该方法包括在衬底上方的下部ILD层内形成一个或多个下部金属互连结构。多个MIM结构形成在下部金属互连结构上方，并且一个或多个上部金属互连结构形成在多个MIM结构上方的上部ILD层内。下部和上部金属互连结构一起电耦合在第一电压电位和第二电压电位之间串联连接的多个MIM结构。通过放置串联连接的多个MIM结构，第一电压电位(如，电源电压)的耗散在MIM结构上方扩散出去，从而减小在MIM结构的任何一个的电极之间的电压电位差。本发明的实施例还提供了与RRAM工艺相兼容的串联MIM结构。
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公开(公告)号：CN104517639B
公开(公告)日：2017-10-27
申请号：CN201310744314.8
申请日：2013-12-30
申请人： 台湾积体电路制造股份有限公司
IPC分类号： G11C11/56
CPC分类号： G11C13/003 , G11C13/0002 , G11C13/0059 , G11C13/0069 , G11C13/0097 , G11C2013/0071 , G11C2213/79
摘要： 本发明提供了存储器单元的击穿保护。本发明公开了一种包括下列操作的方法。在复位操作期间，将第一电压施加至一行存储器单元中的每个存储器单元的存取晶体管的栅极，其中，存取晶体管的第一源极/漏极电连接至同一存储器单元中的阻变式随机存取存储器（RRAM）器件的第一电极。当将第一电压施加至存取晶体管的栅极时，将抑制电压施加至多个未选择的存储器单元中的每个存储器单元的RRAM器件的第二电极或存取晶体管的第二源极/漏极。
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公开(公告)号：CN107039346A
公开(公告)日：2017-08-11
申请号：CN201610912647.0
申请日：2016-10-20
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/822 , H01L27/24
摘要： 本发明的实施例涉及一种包括由PMOS晶体管驱动的RRAM单元的集成芯片和相关的形成方法。在一些实施例中，集成芯片具有布置在半导体衬底内的PMOS晶体管。电阻式RRAM单元，布置在覆盖半导体衬底的层间介电(ILD)层内。RRAM单元具有第一导电电极，第一导电电极通过具有可变电阻的介电数据存储层与第二导电电极分隔开。第一导电电极通过一个或多个金属互连层连接到PMOS晶体管的漏极端。使用PMOS晶体管驱动RRAM单元，允许减少体效应的影响，因此，允许在低功耗和短时间下执行复位操作。
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公开(公告)号：CN105977376A
公开(公告)日：2016-09-28
申请号：CN201510831564.4
申请日：2015-11-25
申请人： 台湾积体电路制造股份有限公司
CPC分类号： H01L43/08 , G11C11/16 , H01L27/228 , H01L43/12
摘要： 本发明提供一种形成包括垂直MTJ(磁性隧道结)的磁阻式随机存取存储器(MRAM)器件的方法。该方法包括在底部电极层上方形成磁性隧道结(MTJ)。顶部电极层形成在MTJ的上表面的上方，并且硬掩模形成在顶部电极层的上表面的上方。执行第一蚀刻穿过未被硬掩模掩蔽的顶部电极层和MTJ的未被硬掩模掩蔽的区域，以形成顶部电极和蚀刻的MTJ。形成侧壁间隔件，侧壁间隔件从硬掩模或顶部电极的上表面、沿着顶部电极和蚀刻的MTJ的侧壁延伸，到达底部电极的上表面之下的位置处或与底部电极的上表面大致齐平的位置处。还提供生成的MRAM器件结构。本发明提供了用于改进型磁阻式随机存取存储器工艺的垂直磁性隧道结。
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公开(公告)号：CN104051615A
公开(公告)日：2014-09-17
申请号：CN201310234123.7
申请日：2013-06-13
申请人： 台湾积体电路制造股份有限公司
CPC分类号： H01L45/1608 , H01L27/2436 , H01L27/2463 , H01L45/04 , H01L45/1233 , H01L45/1253 , H01L45/1273 , H01L45/146 , H01L45/16 , H01L45/1675
摘要： 本发明提供了电阻式随机存取存储器(RRAM)单元及其制造方法。RRAM单元包括晶体管和RRAM结构。该RRAM结构包括具有通孔部分和非平面部分的底部电极；共形地覆盖底部电极的非平面部分的电阻材料层；以及位于电阻材料层上的顶部电极。底部电极的通孔部分嵌入第一RRAM停止层中。底部电极的非平面部分具有顶点并且在通孔部分上方居中。本发明还提供了低形成电压的电阻式随机存取存储器(RRAM)。
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