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公开(公告)号:CN108205602A
公开(公告)日:2018-06-26
申请号:CN201711320090.2
申请日:2017-12-12
申请人: 三星电子株式会社
IPC分类号: G06F17/50
CPC分类号: G06F17/5081 , G03F1/70 , G03F7/70433 , G03F7/70466 , G06F17/5072 , G06F17/5068 , G06F2217/40
摘要: 一种计算机实施的方法。标准单元基于定义集成电路(IC)的设计数据被放置。IC的布局通过执行无色布线来被生成,在三重图案化光刻(TPL)层中的第一图案至第三图案通过该无色布线被布置在所放置的标准单元上。该布置基于空间约束。所生成的布局被存储到计算机可读存储介质。空间约束定义第一图案至第三图案之间的最小空间。颜色违规在第一图案至第三图案之间不会发生。基于布局生成第一掩模、第二掩模和第三掩模。通过使用所生成的第一掩模、第二掩模和第三掩模来制造半导体器件。
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公开(公告)号:CN103714188B
公开(公告)日:2018-03-23
申请号:CN201210545271.6
申请日:2012-09-28
申请人: 恩智浦美国有限公司
IPC分类号: G06F17/50
CPC分类号: G06F17/5045 , G03F7/70433 , G06F2217/12 , Y02P90/265
摘要: 一种系统,其用于使用管芯数目优化(DNO)例程来优化能够制造在晶片上的管芯的数目以确定针对目标管芯面积(TDA)的管芯的最大数目,并且产生具有针对TDA的管芯的最大数目的管芯形状的初始结果列表。可选的,能够执行DSO例程以确定具有与管芯的最大数目相对应的最大管芯面积的管芯形状的列表、具有针对减小的TDA的最大面积利用率(AU)的优化管芯形状的第一列表、和/或具有针对增大的TDA的最小面积利用率优化管芯形状的第二列表。能够产生各种管芯形状的候选列表(CL),并且自动选择和/或显示CL中的条目以指示建议晶片布局。
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公开(公告)号:CN107785289A
公开(公告)日:2018-03-09
申请号:CN201710728899.2
申请日:2017-08-23
申请人: 东京毅力科创株式会社
IPC分类号: H01L21/67 , H01L21/027
CPC分类号: G03F7/0027 , G03F7/162 , G03F7/70433 , H01L21/67017 , H01L21/6715 , H01L21/67253 , H01L21/67011 , H01L21/027
摘要: 本发明涉及基板处理方法、基板处理装置以及记录介质,有效提高涂布膜的膜厚的均匀性。涂布和显影装置(2)具备:喷嘴(22),其向晶圆喷出处理液;压送部(40),其向喷嘴侧加压输送处理液;送液管路(50),其具有从压送部侧向喷嘴侧排列的阀(53、54),用于从压送部向喷嘴引导处理液;以及控制器(100)。控制器构成为执行以下动作:在阀(54)关闭且阀(53)与阀(54)之间的压力比压送部与阀(53)之间的压力高的状态下打开阀(53);控制压送部以使由于阀(53)打开而降低的阀(53)与阀(54)之间的压力上升;以及在由于阀(53)打开而阀(53)与阀(54)之间的压力降低之后打开阀(54)。
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公开(公告)号:CN103956322B
公开(公告)日:2017-01-04
申请号:CN201410108600.X
申请日:2011-07-28
申请人: 台湾积体电路制造股份有限公司
IPC分类号: H01L21/31
CPC分类号: H01L22/10 , G03F1/70 , G03F7/70433 , G03F7/70466 , G06F17/5036 , G06F17/5072 , G06F17/5081 , H01L21/31144 , H01L23/5226 , H01L2924/0002 , H01L2924/00
摘要: 本发明是有关于一种介层窗层的介层窗图案化掩膜分配的方法,所述的双重图案化技术的介层窗掩膜分离方法的实施例使得介层窗图案化能够对齐其底下或上方的金属层,藉以缩减重叠误差,进而增加介层窗的置放性。假如相邻的介层窗违反介层窗之间的空间或节距(或上述二者)的G0掩膜分离规则,因为具有较高的置放失误风险,故给予末端介层窗的掩膜分配较高的优先顺序,藉此确保末端介层窗有良好的置放性。此与金属相关的介层窗掩膜分离方法可获得如较低的介层窗阻抗的较佳介层窗性能以及较高的介层窗优良率。
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公开(公告)号:CN105723283A
公开(公告)日:2016-06-29
申请号:CN201480062809.5
申请日:2014-10-02
申请人: ASML荷兰有限公司
发明人: J·博格斯尼古洛 , H·诺贝尔 , J·J·M·巴塞曼斯 , B·斯米特斯 , P·J·M·范艾德丽切姆
IPC分类号: G03F7/20
CPC分类号: G03F7/70425 , G03F7/2026 , G03F7/70258 , G03F7/70433 , G03F7/705 , G03F7/70566 , G03F7/706 , G06T5/00
摘要: 本发明提供一种对由光学系统形成的光学图像进行校正的方法,所述方法包括:获得指示所述光学系统的整个光瞳平面上的、对于在光学系统的像平面中的每个空间位置的所述光学系统的偏振相关特性的图,将指示所述光学系统的偏振相关特性的图与输入辐射束的强度和偏振的辐射图相组合以形成图像图,以及使用所述图像图来对通过引导所述输入辐射束经过所述光学系统而形成的光学图像进行校正。
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公开(公告)号:CN102483577B
公开(公告)日:2014-09-17
申请号:CN201080017831.X
申请日:2010-03-05
申请人: 麦克罗尼克迈达塔有限责任公司
发明人: T.桑德斯特罗姆
IPC分类号: G03F7/20
CPC分类号: G01B11/303 , G03F7/70291 , G03F7/70366 , G03F7/70433 , G03F7/70508 , G03F7/70516 , G03F7/70591 , G03F7/70783
摘要: 本文公开的技术涉及管理随着扫描头扫掠不与第一轴平行的弯曲路径沿着第一轴的变化像素重叠。尤其,我们展示了随着转子臂扫掠不与第一轴平行的弯曲路径沿着第一轴使用变频像素时钟产生等间隔像素。该像素时钟具有随着扫描头相对于第一轴的位置近似正弦变化的变化频率。
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公开(公告)号:CN103034046B
公开(公告)日:2014-07-02
申请号:CN201210537158.3
申请日:2012-12-12
申请人: 京东方科技集团股份有限公司 , 成都京东方光电科技有限公司
CPC分类号: G03F1/24 , G03F1/50 , G03F1/52 , G03F1/54 , G03F7/70433
摘要: 本发明提供一种掩模板、曝光系统和曝光方法,属于显示技术领域。曝光系统包括掩膜板和主反射结构,掩膜板包括透光区域和不透光区域,透光区域的图形与第一基板的待曝光区域的图形相对应,不透光区域上设置有用于反射曝光光线的反射区域,反射区域的图形与第二基板的待曝光区域的图形相对应;在曝光光线照射掩膜板,穿过掩膜板的透光区域对第一基板进行曝光时,掩膜板的反射区域反射曝光光线至主反射结构,主反射结构将反射区域反射来的光线再反射至第二基板的待曝光区域对第二基板进行曝光。本发明能够解决对具有不同构图图案的基板,需要用不同的掩膜板进行曝光;并且每次曝光过程中,照射在掩模板不透光区域的曝光光线没有被利用的问题。
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公开(公告)号:CN102636959B
公开(公告)日:2014-01-15
申请号:CN201110242092.0
申请日:2011-08-22
申请人: 台湾积体电路制造股份有限公司
CPC分类号: G03F1/70 , G03F7/70433 , G03F7/70466
摘要: 本发明公开了一种双重图形光刻中对半导体器件设计布局的分解和标记,具体地,为了评估半导体器件水平面的设计布局,并且为了确定和指示将要通过由分解设计布局所得到的不同光掩模形成的设计布局的不同部件,提供了系统和方法。通过标记指示的部件将各种器件部件与多个光掩模相关联,根据该标记,将利用双重图形光刻(DPL)技术在半导体器件水平面上形成或者制成该多个光掩模。在器件水平面完成标记,并且该标记包含在电子文件上,该电子文件由设计室提供给光掩模制造厂。当标识和标记各种器件部件时,除了被分解的设计布局的覆盖因素和临界尺寸因素,还要考虑各种其他器件原则、设计规则、工艺原则及其相互关系,以及器件环境和其他器件层。
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公开(公告)号:CN103246175A
公开(公告)日:2013-08-14
申请号:CN201310049438.4
申请日:2013-02-07
申请人: ASML荷兰有限公司
CPC分类号: G06F17/5081 , G03F7/70125 , G03F7/70433 , G03F7/705 , G03F7/70891
摘要: 本发明公开一种用于先进光刻术的透镜加热感知的源掩模优化,具体地公开了一种用于改善通过使用光刻投影设备将设计布局的一部分成像到衬底上的光刻过程的计算机执行的方法,光刻投影设备包括照射源和投影光学装置,所述方法包括步骤:计算作为光刻过程的特性的多个设计变量的多变量价值函数,所述设计变量中的至少一些设计变量是照射源和所述设计布局的特性,多变量价值函数的计算考虑使用照射源通过投影光学装置成像所述设计布局的所述部分而引入的对投影光学装置的光学特性的影响;和通过调节所述设计变量直到预定终止条件被满足来重构所述光刻过程的特性。
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公开(公告)号:CN101799840B
公开(公告)日:2013-02-06
申请号:CN201010106569.8
申请日:2010-01-28
申请人: 台湾积体电路制造股份有限公司
IPC分类号: G06F17/50 , H01L21/768
CPC分类号: G03F7/70466 , G03F1/00 , G03F7/70433 , G03F7/705 , G06F17/5077 , G06F2217/12 , Y02P90/265
摘要: 一种设计双图样掩模集合的方法包括:将芯片划分为包括栅格单元的栅格;以及布置芯片的金属层。基本上,在每个栅格单元中,金属层的所有左边界图样都分配有第一标识符和第二标识符中的第一个,以及金属层的所有右边界图样都分配有第一标识符和第二标识符中的第二个。从行中的一个栅格单元开始,贯穿整行来传播标识符改变。栅格单元中的所有图样都被转印到双图样掩模集合中,分配有第一标识符的所有图样被转印到双图样掩模集合中的第一掩模,以及分配有第二标识符的所有图样被转印到双图样掩模集合中的第二掩模。
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