公开(公告)号：CN119866058A

公开(公告)日：2025-04-22

申请号：CN202411467121.7

申请日：2024-10-21

Applicant: 英飞凌科技股份有限公司

Inventor： 曾光 ,  D·彼得斯

IPC: H10D84/80 ,  H01L21/66 ,  H01L23/544

Abstract: 公开了一种晶体管装置。该晶体管装置包括第一晶体管器件(1)和第二晶体管器件(2)，每个都包括负载路径和控制节点(G1，G2)，并且每个都至少部分地集成在半导体主体(100)中，其中第一晶体管器件(1)和第二晶体管器件(2)的负载路径并联连接。该晶体管装置还包括第一控制焊盘(41)，其通过第一电阻器(31)连接到第一晶体管器件(1)的控制节点(G1)；以及第二控制焊盘(42)，其连接到第二晶体管器件(2)的控制节点(G2)并通过第二电阻器(32)连接到第一控制焊盘(41)。

公开(公告)号：CN118899336A

公开(公告)日：2024-11-05

申请号：CN202410547147.6

申请日：2024-05-06

Applicant: 英飞凌科技股份有限公司

Inventor： S·罗伊 ,  J·舍茨 ,  D·彼得斯 ,  H-J·舒尔茨

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/16 ,  H01L29/10

Abstract: 本公开涉及包括夹层介电结构的垂直功率半导体装置。提出一种垂直功率半导体装置(100)。垂直功率半导体装置包括碳化硅SiC半导体主体(102)，所述SiC半导体主体(102)包括沟槽结构(104)。在SiC半导体主体(102)的第一表面(106)，沟槽结构(104)延伸到SiC半导体主体(102)中。沟槽结构(104)包括栅电极(1041)以及布置在栅电极(1041)和SiC半导体主体(102)之间的栅极电介质(1042)。夹层介电结构(108)被布置在沟槽结构(104)上。夹层介电结构(108)包括氮化铝层(1081)、氮化硅层、氧化铝层或氮化硼层中的至少一个层。垂直功率半导体装置(100)还在夹层介电结构(108)上包括源电极或发射极电极(S)。

公开(公告)号：CN107180872A

公开(公告)日：2017-09-19

申请号：CN201710131889.0

申请日：2017-03-07

Applicant: 英飞凌科技股份有限公司

Inventor： R·西明耶科 ,  D·彼得斯

IPC: H01L29/78 ,  H01L29/16

Abstract: 公开了包括晶体管单元和补偿结构的宽带隙半导体器件。一种半导体器件(500)包括在得自碳化硅的半导体部分(100)中的晶体管单元(TC)，其中晶体管单元(TC)电连接到栅极金属化部(330)、源电极(310)和漏电极(320)。半导体器件(500)还包括在半导体部分(100)中的掺杂区域(180)。掺杂区域(180)电连接到源电极(310)。掺杂区域(180)的电阻具有负的温度系数。层间电介质(210)将栅极金属化部(330)与掺杂区域(180)分离。半导体部分(100)中的漏极结构(120)将晶体管单元(TC)与漏电极(320)电连接，并且与掺杂区域(180)形成pn结(pnx)。

公开(公告)号：CN117637843A

公开(公告)日：2024-03-01

申请号：CN202311083783.X

申请日：2023-08-25

Applicant: 英飞凌科技股份有限公司

Inventor： M·赫尔 ,  R·埃尔佩尔特 ,  C·林德兹 ,  B·齐佩利乌斯 ,  D·彼得斯

IPC: H01L29/78 ,  H01L29/423 ,  H01L21/336

Abstract: 本公开涉及半导体装置和用于制造半导体装置的方法。半导体装置包括包含多个晶体管基元的晶体管，晶体管基元包括：栅电极，被布置在栅极沟槽中，栅极沟槽被形成在碳化硅基底的第一部分中并且沿第一水平方向延伸。晶体管基元还包括：源极区、沟道区和电流扩展区，源极区和沟道区和电流扩展区的至少一部分被布置在由栅极沟槽图案化的脊中。从源极区到电流扩展区的电流路径沿碳化硅基底的深度方向延伸。晶体管基元还包括：第二导电型的主体接触部分，被布置在碳化硅基底的第二部分中，主体接触部分按照电气方式连接到沟道区；和第二导电型的屏蔽区，屏蔽区的第一部分分别被布置在栅极沟槽下方并且屏蔽区的第二部分分别被布置为与栅极沟槽的侧壁相邻。

公开(公告)号：CN110265357B

公开(公告)日：2023-07-14

申请号：CN201910186229.1

申请日：2015-05-22

Applicant: 英飞凌科技股份有限公司

Inventor： R·西明耶科 ,  W·伯格纳 ,  R·埃斯特夫 ,  D·彼得斯

IPC: H01L21/8234 ,  H01L21/8222 ,  H01L27/102 ,  H01L27/105

Abstract: 本发明的各个实施例涉及一种半导体器件。公开了一种半导体器件及其生产方法。该半导体器件包括半导体本体、和集成在该半导体本体中的至少一个器件单元(101、102)。该至少一个器件单元包括：漂移区域(11)、源极区域(12)和布置在源极区域(12)与漂移区域(11)之间的本体区域(13)；二极管区域(30)和在二极管区域(30)与漂移区域(11)之间的pn结；沟槽，具有第一侧壁(1101)、与第一侧壁相对的第二侧壁(1102)、和底部(1103)；其中本体区域(13)与第一侧壁(1101)邻接，二极管区域(30)与第二侧壁(1102)邻接，并且pn结与沟槽的底部(1103)邻接；栅极电极(21)，布置在沟槽中，并且通过栅极电介质(22)与本体区域(13)、二极管区域(30)和漂移区域(11)介电绝缘；其中二极管区域(30)包括布置在沟槽的底部(1103)下方的下二极管区域；并且其中下二极管区域包括与沟槽的底部(1103)远离的掺杂浓度最大值。

公开(公告)号：CN112864126A

公开(公告)日：2021-05-28

申请号：CN202011354490.7

申请日：2020-11-27

Applicant: 英飞凌科技股份有限公司

Inventor： T·巴斯勒 ,  A·许尔纳 ,  C·莱恩德茨 ,  D·彼得斯

IPC: H01L23/525

Abstract: 公开了半导体器件中的失效结构。提供了一种半导体器件。在实施例中，半导体器件包括控制区、第一电力区、第二电力区、隔离区和/或短路结构。控制区包括控制端子。第一电力区包括第一电力端子。第二电力区包括第二电力端子。隔离区在控制区和第一电力区之间。短路结构从第一电力区延伸通过隔离区到达控制区。短路结构被配置为在半导体器件的失效状态期间在控制区和第一电力区之间形成低电阻连接。

公开(公告)号：CN105702715B

公开(公告)日：2021-05-25

申请号：CN201510917326.5

申请日：2015-12-10

Applicant: 英飞凌科技股份有限公司

Inventor： R·埃斯特夫 ,  T·艾钦格 ,  W·伯格纳 ,  D·屈克 ,  D·彼得斯 ,  R·西明耶科

IPC: H01L29/423 ,  H01L21/28 ,  H01L29/24 ,  H01L21/336

Abstract: 本公开涉及形成具有屏蔽栅极的碳化硅器件的方法，其中，提供了一种碳化硅半导体衬底，其具有彼此横向间隔开并且在主表面之下的多个第一掺杂区域，以及形成从主表面延伸到在第一掺杂区域之上的第三掺杂区域的第二掺杂区域。形成从主表面延伸到第一掺杂区域的第四掺杂区域。形成具有布置在第一掺杂区域中的一个区域的一部分之上的底部的栅极沟槽。对衬底应用高温步骤从而沿着沟槽的侧壁对碳化硅原子进行重排列并且在栅极沟槽中形成圆角。从衬底去除在高温步骤期间沿着栅极沟槽的侧壁形成的表面层。

公开(公告)号：CN112310202A

公开(公告)日：2021-02-02

申请号：CN202010758116.7

申请日：2020-07-31

Applicant: 英飞凌科技股份有限公司

Inventor： J·舍茨 ,  D·彼得斯 ,  S·平德尔 ,  H-J·舒尔策

IPC: H01L29/51 ,  H01L21/331 ,  H01L29/739

Abstract: 功率半导体器件和方法。一种功率半导体器件（1），包括：半导体本体（10），其具有前侧（10‑1）和后侧（10‑2）并且被配置用于在前侧（10‑1）和后侧（10‑2）之间传导负载电流；以及多个控制单元（14），其被配置用于控制负载电流，每个控制单元（14）在前侧（10‑1）处至少部分地被包括在半导体本体（10）中并且包括借助于栅极绝缘层（144）与半导体本体（10）电绝缘的栅电极（143），其中栅极绝缘层（144）是或者包括第一氮化硼层（1443）。

公开(公告)号：CN105702715A

公开(公告)日：2016-06-22

申请号：CN201510917326.5

申请日：2015-12-10

Applicant: 英飞凌科技股份有限公司

Inventor： R·埃斯特夫 ,  T·艾钦格 ,  W·伯格纳 ,  D·屈克 ,  D·彼得斯 ,  R·西明耶科

IPC: H01L29/423 ,  H01L21/28 ,  H01L29/24 ,  H01L21/336

CPC classification number: H01L29/063 ,  H01L21/02236 ,  H01L21/045 ,  H01L21/0465 ,  H01L21/0475 ,  H01L21/049 ,  H01L21/3065 ,  H01L21/31111 ,  H01L21/324 ,  H01L21/3247 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/4236 ,  H01L29/42364 ,  H01L29/66068 ,  H01L29/66734 ,  H01L29/7813 ,  H01L21/28008 ,  H01L29/24 ,  H01L29/66477

Abstract: 本公开涉及形成具有屏蔽栅极的碳化硅器件的方法，其中，提供了一种碳化硅半导体衬底，其具有彼此横向间隔开并且在主表面之下的多个第一掺杂区域，以及形成从主表面延伸到在第一掺杂区域之上的第三掺杂区域的第二掺杂区域。形成从主表面延伸到第一掺杂区域的第四掺杂区域。形成具有布置在第一掺杂区域中的一个区域的一部分之上的底部的栅极沟槽。对衬底应用高温步骤从而沿着沟槽的侧壁对碳化硅原子进行重排列并且在栅极沟槽中形成圆角。从衬底去除在高温步骤期间沿着栅极沟槽的侧壁形成的表面层。

公开(公告)号：CN115566041A

公开(公告)日：2023-01-03

申请号：CN202210758197.X

申请日：2022-06-30

Applicant: 英飞凌科技股份有限公司

Inventor： M·黑尔 ,  D·彼得斯

IPC: H01L29/06 ,  H01L29/78 ,  H01L29/872

Abstract: 公开了用于形成超结器件的漂移区的方法和一种超结器件。一种形成包括半导体层的至少一个漂移区区段的方法，所述半导体层具有第一掺杂类型的第一区和第二掺杂类型的第二区，其中所述第一区和所述第二区是在所述半导体层的第一横向方向上交替布置的。形成所述至少一个漂移区区段包括：在所述半导体层的第一表面顶上形成注入掩模，其中所述注入掩模包括均在所述第一横向方向上具有第一宽度的第一开口；在第一注入工艺中，通过所述第一开口将所述第一掺杂类型的掺杂剂原子注入到所述第一表面中；增大所述第一开口的大小，以获得在横向方向上具有第二宽度的第二开口；在第二注入工艺中，通过所述第二开口将所述第二掺杂类型的掺杂剂原子注入到所述第一表面中；移除所述注入掩模；以及在移除所述注入掩模之后，在第三注入工艺中，将所述第一掺杂类型的掺杂剂原子注入到所述第一表面中。