公开(公告)号：CN104716272A

公开(公告)日：2015-06-17

申请号：CN201410453121.1

申请日：2014-09-05

Applicant: 株式会社东芝

Inventor： 后藤善秋 ,  井本孝志 ,  渡部武志 ,  高野勇佑 ,  赤田裕亮 ,  唐金祐次 ,  冈山良徳 ,  柳田明彦

IPC: H01L51/56

CPC classification number: H01L21/67333 ,  H01L21/67 ,  H01L21/673 ,  H01L23/552 ,  H01L24/29 ,  H01L24/32 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L24/97 ,  H01L2224/2919 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/48228 ,  H01L2224/48464 ,  H01L2224/73265 ,  H01L2224/97 ,  H01L2924/00014 ,  H01L2924/15311 ,  H01L2924/157 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2224/83 ,  H01L2224/85 ,  H01L2924/00 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 本发明提供一种可以提高导电性屏蔽层的形成性且可以降低形成成本的半导体装置的制造方法。在实施方式的制造方法中，准备如下部件：多个半导体封装体20，包括作为被处理物而搭载在配线基板上的半导体芯片及密封树脂层；以及托盘21，包括多个被处理物收纳部22。在被处理物收纳部22内，形成着于底部不包含贯通部分的凹陷部30。将半导体封装体20分别配置在多个被处理物收纳部22内。对收纳在托盘21的半导体封装体20溅镀金属材料而形成导电性屏蔽层。

公开(公告)号：CN102779813A

公开(公告)日：2012-11-14

申请号：CN201210031263.X

申请日：2012-02-13

Applicant: 株式会社东芝

Inventor： 渡部武志 ,  井本孝志 ,  武部直人 ,  黑勇旗 ,  堂前佑辅 ,  涩谷克则 ,  小玉义宗 ,  唐金祐次 ,  川户雅敏

IPC: H01L25/065 ,  H01L23/31 ,  H01L23/488 ,  H01L21/60

CPC classification number: H01L21/561 ,  H01L21/565 ,  H01L23/3128 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L24/97 ,  H01L25/0657 ,  H01L25/105 ,  H01L25/16 ,  H01L25/18 ,  H01L25/50 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/06155 ,  H01L2224/24145 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/48145 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2224/97 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06524 ,  H01L2225/06541 ,  H01L2225/06562 ,  H01L2225/1023 ,  H01L2225/1052 ,  H01L2225/1058 ,  H01L2225/107 ,  H01L2225/1082 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/12042 ,  H01L2924/15311 ,  H01L2924/15331 ,  H01L2924/181 ,  H01L2924/1815 ,  H01L2924/19105 ,  H01L2924/3511 ,  H01L2224/85 ,  H01L2924/00012 ,  H01L2924/00

Abstract: 本发明提供半导体装置及其制造方法以及采用它的半导体模块。根据一个实施方式提供的半导体装置，具备：布线基板；在布线基板的第1面搭载的半导体芯片；在布线基板的第1面设置的第1突起电极；在布线基板的第2面设置的第2突起电极；和将半导体芯片与第1突起电极一起密封的密封树脂层。密封树脂层具有使第1突起电极的一部分露出的凹部。半导体装置多个层叠，构成POP构造的半导体模块。该场合，下级侧装置的第1突起电极与上级侧装置的第2突起电极电气连接。

公开(公告)号：CN102569268A

公开(公告)日：2012-07-11

申请号：CN201110276176.6

申请日：2011-09-16

Applicant: 株式会社东芝

Inventor： 唐金祐次 ,  安藤善康

IPC: H01L25/00 ,  H01L23/31 ,  H01L23/488 ,  H01L21/50 ,  H01L21/56

CPC classification number: H01L25/0657 ,  H01L23/13 ,  H01L23/3128 ,  H01L23/3135 ,  H01L23/49822 ,  H01L23/49827 ,  H01L23/5389 ,  H01L24/29 ,  H01L24/32 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L24/92 ,  H01L25/18 ,  H01L2224/2919 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/451 ,  H01L2224/48145 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2224/92247 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06562 ,  H01L2924/00014 ,  H01L2924/01079 ,  H01L2924/1434 ,  H01L2924/15153 ,  H01L2924/1517 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/19041 ,  H01L2924/19043 ,  H01L2924/19103 ,  H01L2924/19105 ,  H01L2924/19107 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/05599

Abstract: 本发明提供半导体装置及其制造方法。实施方式所涉及的半导体装置具备：基板；控制元件，其配置于前述基板上。并且，具备：树脂，其覆盖前述控制元件；以及存储元件，其配置于前述控制元件上，与前述树脂相接并由前述控制元件进行控制；其中，从上面观察，前述控制元件配置于前述存储元件的正下方区域内。

公开(公告)号：CN104716052A

公开(公告)日：2015-06-17

申请号：CN201410446963.4

申请日：2014-09-03

Applicant: 株式会社东芝

Inventor： 后藤善秋 ,  井本孝志 ,  渡部武志 ,  高野勇佑 ,  赤田裕亮 ,  唐金祐次 ,  冈山良德 ,  柳田明彦

IPC: H01L21/56

CPC classification number: H01L25/0655 ,  H01L21/561 ,  H01L23/3121 ,  H01L23/552 ,  H01L23/60 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L21/56 ,  H01L23/31

Abstract: 本发明提供一种提高利用溅镀法的导电性屏蔽层的形成性的半导体装置的制造方法。在实施方式的制造方法中，准备包括作为被处理物搭载于配线基板上的半导体芯片及密封树脂层的多个半导体封装体(20)、以及包括多个被处理物收纳部(22)的托盘(21)。在托盘(21)的多个被处理物收纳部(22)内分别配置半导体封装体(20)。对配置于被处理物收纳部(22)内的半导体封装体(20)溅镀金属材料，形成覆盖密封树脂层的上表面及侧面与配线基板的侧面的至少一部分的导电性屏蔽层。

公开(公告)号：CN104681560A

公开(公告)日：2015-06-03

申请号：CN201410453816.X

申请日：2014-09-05

Applicant: 株式会社东芝

Inventor： 谷本亮 ,  渡部武志 ,  唐金祐次 ,  片村幸雄 ,  村上克也 ,  小泽勲

IPC: H01L27/115 ,  H01L23/28 ,  H01L23/538

CPC classification number: H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2924/19105 ,  H01L2924/00014 ,  H01L2924/00

Abstract: 本发明提供一种使可靠性提升的半导体装置及非易失性半导体存储装置。实施方式的半导体装置1具备布线基板(2)、电子零件(3)及树脂密封部(4)。布线基板(2)包括设置在绝缘基材上的第1及第2连接垫(22、23)、以及阻焊层(25)。电子零件(3)包括沿着零件主体(31)的对向的2条外形边配置的第1连接部、及设置在零件主体的包含中央部的区域的第2连接部。在阻焊层(25)形成着第1开口部(26)及第2开口部(27)，该第1开口部(26)使第1连接垫(22)露出，该第2开口部(27)以使第2连接垫(23)露出并且伸出至零件主体(31)的外形边的外侧的方式开口。

公开(公告)号：CN102543934A

公开(公告)日：2012-07-04

申请号：CN201110275351.X

申请日：2011-09-16

Applicant: 株式会社东芝

Inventor： 渡部武志 ,  唐金祐次 ,  井本孝志

IPC: H01L23/498 ,  H01L23/31

CPC classification number: H01L23/3128 ,  H01L21/566 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L24/97 ,  H01L25/0657 ,  H01L25/105 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/48145 ,  H01L2224/48147 ,  H01L2224/48225 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2224/97 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06548 ,  H01L2225/06562 ,  H01L2225/06572 ,  H01L2225/06586 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/15321 ,  H01L2924/15331 ,  H01L2924/181 ,  H01L2924/3511 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2224/05599

Abstract: 本发明提供一种半导体装置及半导体封装，本实施方式的半导体装置具有包含布线的基板。至少一个第一面侧半导体芯片搭载在其基板的第一面上，并与布线电连接。第一面侧金属球设在基板的第一面上，经由布线与第一面侧半导体芯片电连接。第一面侧树脂对基板的第一面上的布线、第一面侧半导体芯片以及第一面侧金属球进行密封。第一面侧金属球的顶部从第一面侧树脂的表面突出而露出。