公开(公告)号：CN104716272A

公开(公告)日：2015-06-17

申请号：CN201410453121.1

申请日：2014-09-05

Applicant: 株式会社东芝

Inventor： 后藤善秋 ,  井本孝志 ,  渡部武志 ,  高野勇佑 ,  赤田裕亮 ,  唐金祐次 ,  冈山良徳 ,  柳田明彦

IPC: H01L51/56

CPC classification number: H01L21/67333 ,  H01L21/67 ,  H01L21/673 ,  H01L23/552 ,  H01L24/29 ,  H01L24/32 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L24/97 ,  H01L2224/2919 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/48228 ,  H01L2224/48464 ,  H01L2224/73265 ,  H01L2224/97 ,  H01L2924/00014 ,  H01L2924/15311 ,  H01L2924/157 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2224/83 ,  H01L2224/85 ,  H01L2924/00 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 本发明提供一种可以提高导电性屏蔽层的形成性且可以降低形成成本的半导体装置的制造方法。在实施方式的制造方法中，准备如下部件：多个半导体封装体20，包括作为被处理物而搭载在配线基板上的半导体芯片及密封树脂层；以及托盘21，包括多个被处理物收纳部22。在被处理物收纳部22内，形成着于底部不包含贯通部分的凹陷部30。将半导体封装体20分别配置在多个被处理物收纳部22内。对收纳在托盘21的半导体封装体20溅镀金属材料而形成导电性屏蔽层。

公开(公告)号：CN104716052A

公开(公告)日：2015-06-17

申请号：CN201410446963.4

申请日：2014-09-03

Applicant: 株式会社东芝

Inventor： 后藤善秋 ,  井本孝志 ,  渡部武志 ,  高野勇佑 ,  赤田裕亮 ,  唐金祐次 ,  冈山良德 ,  柳田明彦

IPC: H01L21/56

CPC classification number: H01L25/0655 ,  H01L21/561 ,  H01L23/3121 ,  H01L23/552 ,  H01L23/60 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L21/56 ,  H01L23/31

Abstract: 本发明提供一种提高利用溅镀法的导电性屏蔽层的形成性的半导体装置的制造方法。在实施方式的制造方法中，准备包括作为被处理物搭载于配线基板上的半导体芯片及密封树脂层的多个半导体封装体(20)、以及包括多个被处理物收纳部(22)的托盘(21)。在托盘(21)的多个被处理物收纳部(22)内分别配置半导体封装体(20)。对配置于被处理物收纳部(22)内的半导体封装体(20)溅镀金属材料，形成覆盖密封树脂层的上表面及侧面与配线基板的侧面的至少一部分的导电性屏蔽层。