公开(公告)号：CN104425459A

公开(公告)日：2015-03-18

申请号：CN201310729562.5

申请日：2013-12-26

Applicant: 株式会社东芝

Inventor： 高野勇佑 ,  后藤善秋 ,  渡部武志 ,  井本孝志

IPC: H01L23/552 ,  G01R31/02

CPC classification number: H01L23/552 ,  G01R31/2853 ,  H01L22/14 ,  H01L23/3128 ,  H01L24/48 ,  H01L24/49 ,  H01L2224/48095 ,  H01L2224/48227 ,  H01L2224/48228 ,  H01L2224/49 ,  H01L2924/00014 ,  H01L2924/15192 ,  H01L2924/15311 ,  H01L2924/15787 ,  H01L2924/15788 ,  H01L2924/181 ,  H01L2924/19107 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/05599 ,  H01L2924/00012

Abstract: 本发明提供能简便地进行导通检查的半导体装置及半导体装置的检查方法。实施方式的半导体装置（1）具备：布线基板（2），其具有第一面及第二面；半导体芯片（3），其设置于第一面上；外部连接端子（6），其设置于第二面上；密封树脂层（5），其设置于第一面上以将半导体芯片密封；和导电性屏蔽层（7），其将布线基板（2）的侧面的至少一部分和密封树脂层（5）覆盖。布线基板（2）具备：第一接地布线，其与导电性屏蔽层（7）电连接；和第二接地布线，其与导电性屏蔽层电连接且与第一接地布线电分离。

公开(公告)号：CN105990516A

公开(公告)日：2016-10-05

申请号：CN201510101487.7

申请日：2015-03-06

Applicant: 株式会社东芝

Inventor： 后藤善秋 ,  赤田裕亮

IPC: H01L43/08

CPC classification number: H01L43/02 ,  H01L27/222 ,  H01L43/10 ,  H01L43/12 ,  H01L2224/45144 ,  H01L2224/49171 ,  H01L2924/00

Abstract: 本发明的实施方式提供一种磁屏蔽效果经提高的半导体装置。实施方式的半导体装置(1)具备：磁屏蔽板(3)，包括基底部(31)、倾斜部(32)、及弯曲部(33)，所述基底部(31)设置在衬底(2)，所述倾斜部(32)从基底部(31)的端部朝向外侧斜向延伸，所述弯曲部(33)设置在倾斜部(32)的前端；半导体元件(4)，接着在磁屏蔽板(3)的基底部(31)上；密封树脂层(5)，密封磁屏蔽板(3)及半导体元件(4)；及磁屏蔽膜(6)，覆盖密封树脂层(5)的表面，与弯曲部(33)的一部分接触。

公开(公告)号：CN104716272A

公开(公告)日：2015-06-17

申请号：CN201410453121.1

申请日：2014-09-05

Applicant: 株式会社东芝

Inventor： 后藤善秋 ,  井本孝志 ,  渡部武志 ,  高野勇佑 ,  赤田裕亮 ,  唐金祐次 ,  冈山良徳 ,  柳田明彦

IPC: H01L51/56

CPC classification number: H01L21/67333 ,  H01L21/67 ,  H01L21/673 ,  H01L23/552 ,  H01L24/29 ,  H01L24/32 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L24/97 ,  H01L2224/2919 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/48228 ,  H01L2224/48464 ,  H01L2224/73265 ,  H01L2224/97 ,  H01L2924/00014 ,  H01L2924/15311 ,  H01L2924/157 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2224/83 ,  H01L2224/85 ,  H01L2924/00 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 本发明提供一种可以提高导电性屏蔽层的形成性且可以降低形成成本的半导体装置的制造方法。在实施方式的制造方法中，准备如下部件：多个半导体封装体20，包括作为被处理物而搭载在配线基板上的半导体芯片及密封树脂层；以及托盘21，包括多个被处理物收纳部22。在被处理物收纳部22内，形成着于底部不包含贯通部分的凹陷部30。将半导体封装体20分别配置在多个被处理物收纳部22内。对收纳在托盘21的半导体封装体20溅镀金属材料而形成导电性屏蔽层。

公开(公告)号：CN104378933A

公开(公告)日：2015-02-25

申请号：CN201310724379.6

申请日：2013-12-25

Applicant: 株式会社东芝

Inventor： 后藤善秋

IPC: H05K3/46 ,  H01L21/48

CPC classification number: H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48145 ,  H01L2224/48147 ,  H01L2224/73265 ,  H01L2924/15311 ,  H05K3/288 ,  H01L21/56 ,  H05K2203/1316 ,  H01L2924/00014 ,  H01L2924/00

Abstract: 本发明的实施方式提供可在阻焊层容易形成开口的布线基板的制造方法及半导体装置的制造方法。实施方式的布线基板的制造方法具有：在绝缘层110上形成具有连接端子120a及布线120b的布线层120的步骤；在布线层120的连接端子120a上层叠第1掩模层M11的步骤；在布线层120上及第1掩模层M11上层叠阻焊层140的步骤；蚀刻阻焊层140直到第1掩模层M11的表面露出为止的步骤；和除去通过蚀刻露出的第1掩模层M11的步骤。

公开(公告)号：CN106482686A

公开(公告)日：2017-03-08

申请号：CN201610015846.1

申请日：2016-01-11

Applicant: 株式会社东芝

Inventor： 后藤善秋

IPC: G01B21/02 ,  G01B11/02

CPC classification number: H01L2224/05 ,  H01L2224/48463 ,  G01B21/02 ,  G01B11/02

Abstract: 本发明的实施方式是提供一种能够精度良好地自动测定引线高度的半导体装置的测定方法。实施方式的半导体装置的测定方法是将基板的斜率修正，将配置在所述基板之上的半导体芯片的斜率修正，且在配置于所述基板之上的电极与配置在所述基板之上的半导体芯片上的电极垫之间的接合线的所述半导体芯片的边缘的正上方，设定第一局部坐标系，且沿着所述第一局部坐标系，多次测定所述接合线的高度。

公开(公告)号：CN104716052A

公开(公告)日：2015-06-17

申请号：CN201410446963.4

申请日：2014-09-03

Applicant: 株式会社东芝

Inventor： 后藤善秋 ,  井本孝志 ,  渡部武志 ,  高野勇佑 ,  赤田裕亮 ,  唐金祐次 ,  冈山良德 ,  柳田明彦

IPC: H01L21/56

CPC classification number: H01L25/0655 ,  H01L21/561 ,  H01L23/3121 ,  H01L23/552 ,  H01L23/60 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L21/56 ,  H01L23/31

Abstract: 本发明提供一种提高利用溅镀法的导电性屏蔽层的形成性的半导体装置的制造方法。在实施方式的制造方法中，准备包括作为被处理物搭载于配线基板上的半导体芯片及密封树脂层的多个半导体封装体(20)、以及包括多个被处理物收纳部(22)的托盘(21)。在托盘(21)的多个被处理物收纳部(22)内分别配置半导体封装体(20)。对配置于被处理物收纳部(22)内的半导体封装体(20)溅镀金属材料，形成覆盖密封树脂层的上表面及侧面与配线基板的侧面的至少一部分的导电性屏蔽层。