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公开(公告)号：CN107039452A
公开(公告)日：2017-08-11
申请号：CN201611238876.5
申请日：2016-12-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11563
Abstract: 本发明实施例涉及一种形成嵌入式闪存单元的方法以及相关的装置，该方法通过提供具有相对均匀厚度的隧道介电层提供改进的性能。通过在衬底内的逻辑区、控制栅极区和选择栅极区上方形成电荷捕获介电结构来实施该方法。实施第一电荷捕获介电蚀刻工艺以在逻辑区上方的电荷捕获介电结构中形成开口，并且在开口内形成热栅极介电层。实施第二电荷捕获介电蚀刻工艺以去除位于选择栅极区上方的电荷捕获介电结构。在第二电荷捕获介电蚀刻工艺之后剩余的热栅极介电层和电荷捕获介电结构上方形成栅电极。本发明实施例涉及制造嵌入式闪存单元的均匀的隧道电介质的方法。
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公开(公告)号：CN116741743A
公开(公告)日：2023-09-12
申请号：CN202310550095.3
申请日：2023-05-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L23/528 , H01L23/538 , H01L21/768 , H01L21/762 , H01L23/532 , H01L25/065
Abstract: 一种制造集成电路(IC)结构的方法包括在第一半导体衬底的第一前侧上形成第一IC器件并且在第二半导体衬底的第二前侧上形成第二IC器件；从第一前侧在第一IC器件上方形成第一接触焊盘，并且从第二前侧在第二IC器件上方形成第二接触焊盘；将第一接触焊盘和第二接触焊盘接合，以使得第一IC器件和第二IC器件电连接；以及在第一半导体衬底的第一背侧上形成导电结构。导电结构包括贯通孔(TV)、背侧金属(BSM)部件和背侧再分布层(BRDL)。TV延伸穿过第一半导体衬底，并且将第一IC器件和第二IC器件电连接至BRDL，并且BSM部件延伸到第一半导体衬底的部分中并且电连接至TV。本发明实施例还提供了集成电路结构。
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公开(公告)号：CN109309051B
公开(公告)日：2021-04-27
申请号：CN201810834899.5
申请日：2018-07-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088 , H01L29/06
Abstract: 本发明的不同实施例涉及一种将NVM器件与逻辑或BCD器件集成的方法。在一些实施例中，隔离结构在半导体衬底中形成。隔离结构划分半导体衬底的存储区域，并且进一步地划分半导体衬底的外围区域。外围区域可诸如对应于BCD器件或逻辑器件。掺杂阱在外围区域中形成。介电密封层形成为覆盖存储区域和外围区域并且进一步覆盖掺杂阱。介电密封层从存储区域而非从外围区域去除。使用热氧化工艺在存储区域上形成存储单元结构。介电密封层从外围区域去除，并且包括栅电极的外围器件结构在外围区域上形成。本发明的实施例还提供了利用所述方法所形成的集成电路结构。
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公开(公告)号：CN109273446A
公开(公告)日：2019-01-25
申请号：CN201711284903.7
申请日：2017-12-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11521
CPC classification number: H01L27/11568 , H01L21/0276 , H01L21/31053 , H01L21/31111 , H01L21/31144 , H01L27/11521 , H01L27/11526 , H01L27/1157 , H01L27/11573 , H01L29/40117 , H01L29/42328 , H01L29/42344 , H01L29/792
Abstract: 提供一种制造集成电路的方法。在半导体衬底上形成栅极堆叠。栅极堆叠包括电荷储存膜及上覆在电荷储存膜上的虚拟控制栅极。虚拟控制栅极包含第一材料。由第一材料形成虚拟栅极层，且虚拟栅极层被形成为覆盖半导体衬底及栅极堆叠。使虚拟栅极层凹陷至低于栅极堆叠的顶表面后，将虚拟栅极层图案化，以形成与虚拟控制栅极交界的虚拟选择栅极并形成与虚拟选择栅极及虚拟控制栅极间隔开的虚拟逻辑栅极。在虚拟控制栅极、虚拟选择栅极、及虚拟逻辑栅极间形成有与虚拟控制栅极、虚拟选择栅极及虚拟逻辑栅极的顶表面齐平的顶表面的层间介电层。将虚拟控制栅极、虚拟选择栅极、或虚拟逻辑栅极分别替换为由第二材料形成的控制栅极、选择栅极、或逻辑栅极。
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公开(公告)号：CN102005458A
公开(公告)日：2011-04-06
申请号：CN201010273138.0
申请日：2010-09-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/115 , H01L29/06 , H01L21/8247
CPC classification number: H01L21/28273 , H01L27/11521 , H01L29/42324 , H01L29/66825 , H01L29/7881
Abstract: 本发明提供了一种集成电路装置、存储装置及其制造方法，包括具有较佳抗反向穿隧能力的浮置栅存储单元的一浮置栅结构的电路与方法。该存储装置包括一浮置栅设置于包括一浮置栅的一半导体基板之上，并形成有一电荷捕捉介电层与一控制栅。此浮置栅结构具有垂直侧壁，其一侧邻近于一源极区以及一侧邻近于一漏极区。于浮置栅结构的源极侧与漏极侧的侧壁上皆形成有一对称侧壁介电层。一非对称侧壁介电层则仅形成于漏极侧侧壁之上。本发明使用位于漏极侧侧壁上的此非对称侧壁介电层具有较佳的抗反向穿隧能力。
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Patent Agency Ranking
公开(公告)号：CN116631942A
公开(公告)日：2023-08-22
申请号：CN202310468848.6
申请日：2023-04-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L21/304
Abstract: 本公开的各个实施例涉及形成半导体结构的方法。该方法包括将第一半导体晶圆接合到第二半导体晶圆。接合界面设置在第一半导体晶圆和第二半导体晶圆之间。第一半导体晶圆具有横向地围绕中心区域的外围区域。在第一半导体晶圆的第一外边缘和第二半导体晶圆的第二外边缘之间形成支撑结构。支撑结构设置在外围区域内。对第二半导体晶圆执行减薄工艺。本发明的实施例还提供了形成集成芯片的方法。
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公开(公告)号：CN112687660B
公开(公告)日：2025-02-14
申请号：CN202011094327.1
申请日：2020-10-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L21/768
Abstract: 一种半导体布置及其形成方法，半导体布置包括穿过半导电层及在基板之上的第一介电层的第一介电特征。半导体布置包括穿过半导电层及第一介电层且电耦接至基板的导电特征。导电特征与第一介电特征相邻且通过第一介电特征与半导电层电隔离。
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公开(公告)号：CN113345902B
公开(公告)日：2024-12-24
申请号：CN202110535130.5
申请日：2018-07-26
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的不同实施例涉及一种将NVM器件与逻辑或BCD器件集成的方法。在一些实施例中，隔离结构在半导体衬底中形成。隔离结构划分半导体衬底的存储区域，并且进一步地划分半导体衬底的外围区域。外围区域可诸如对应于BCD器件或逻辑器件。掺杂阱在外围区域中形成。介电密封层形成为覆盖存储区域和外围区域并且进一步覆盖掺杂阱。介电密封层从存储区域而非从外围区域去除。使用热氧化工艺在存储区域上形成存储单元结构。介电密封层从外围区域去除，并且包括栅电极的外围器件结构在外围区域上形成。本发明的实施例还提供了利用所述方法所形成的集成电路结构。
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公开(公告)号：CN109216371B
公开(公告)日：2022-03-08
申请号：CN201711283370.0
申请日：2017-12-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11573 , H01L27/11578
Abstract: 一种包括非易失性存储器(NVM)单元的半导体器件。NVM单元包括设置在绝缘层上方的半导体布线，其中，该绝缘层设置在衬底上。NVM单元包括选择晶体管和控制晶体管。选择晶体管包括设置在半导体布线周围的栅极介电层和设置在栅极介电层上的选择栅电极。控制晶体管包括设置在半导体布线周围的堆叠的介电层和设置在堆叠的介电层上的控制栅电极。堆叠的介电层包括电荷捕获层。选择栅电极设置为与控制栅电极相邻，其中，堆叠的介电层插接在选择栅电极和控制栅电极之间。本发明的实施例还涉及制造半导体器件的方法。
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公开(公告)号：CN109216371A
公开(公告)日：2019-01-15
申请号：CN201711283370.0
申请日：2017-12-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11573 , H01L27/11578
Abstract: 一种包括非易失性存储器(NVM)单元的半导体器件。NVM单元包括设置在绝缘层上方的半导体布线，其中，该绝缘层设置在衬底上。NVM单元包括选择晶体管和控制晶体管。选择晶体管包括设置在半导体布线周围的栅极介电层和设置在栅极介电层上的选择栅电极。控制晶体管包括设置在半导体布线周围的堆叠的介电层和设置在堆叠的介电层上的控制栅电极。堆叠的介电层包括电荷捕获层。选择栅电极设置为与控制栅电极相邻，其中，堆叠的介电层插接在选择栅电极和控制栅电极之间。本发明的实施例还涉及制造半导体器件的方法。
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