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公开(公告)号：CN101814508A
公开(公告)日：2010-08-25
申请号：CN201010126199.4
申请日：2010-02-25
Applicant: 三星电子株式会社
IPC: H01L27/115
CPC classification number: H01L27/0207 , H01L27/11565 , H01L27/11578 , H01L27/11582 , H01L29/7926
Abstract: 本发明提供一种具有选择晶体管的集成电路存储器器件。在该半导体存储器器件中，下选择栅控制第一沟道区和第二沟道区，所述第一沟道区限定在半导体衬底处，所述第二沟道区限定在半导体衬底上设置的有源图案的下部处。第一沟道区的第一阈值电压与第二沟道区的第二阈值电压不同。
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公开(公告)号：CN100541801C
公开(公告)日：2009-09-16
申请号：CN200510003952.X
申请日：2005-01-12
Applicant: 三星电子株式会社
IPC: H01L27/04 , H01L27/11 , H01L21/822 , H01L21/8244
CPC classification number: H01L27/1214 , H01L27/0688 , H01L27/11 , H01L27/1108
Abstract: 提供了一种包括薄膜晶体管(TFT)的半导体集成电路及制造这种半导体集成电路的方法。该半导体集成电路可以包括在半导体衬底形成的体晶体管和体晶体管上的第一层间绝缘层。下TFT可以在第一层间绝缘层上，以及第二层间绝缘层可以在下TFT上。上TFT可以在第二层间绝缘层上，以及第三层间绝缘层可以在上TFT上。体晶体管的第一杂质区、下TFT的第一杂质区以及上TFT的第一杂质区可以通过穿透第一、第二和第三层间绝缘层的节点栓塞相互电连接。
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公开(公告)号：CN101162721A
公开(公告)日：2008-04-16
申请号：CN200710180729.1
申请日：2007-10-11
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L23/522 , H01L21/8247 , H01L21/768
CPC classification number: H01L27/115 , H01L21/76895 , H01L21/8221 , H01L23/481 , H01L23/485 , H01L27/0688 , H01L27/11521 , H01L27/11524 , H01L27/11551 , H01L2924/0002 , H01L2924/00
Abstract: 一种NAND快闪存储器件，包括：下半导体层和位于下半导体层上方的上半导体层，位于下半导体层中的第一漏区和第一源区，以及位于上半导体层中的第二漏区和第二源区。在该下半导体层上设置第一栅极结构，以及在该上半导体层上设置第二栅极结构。在该上半导体层上方设置位线，以及在该位线和第一漏区之间连接至少一个位线栓塞，其中该至少一个位线栓塞贯穿位于上半导体层中的漏极通孔。
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公开(公告)号：CN1641882A
公开(公告)日：2005-07-20
申请号：CN200510003953.4
申请日：2005-01-12
Applicant: 三星电子株式会社
IPC: H01L27/11 , H01L21/8244
CPC classification number: H01L27/11 , H01L27/1108 , Y10S257/903
Abstract: 静态随机存取存储器(SRAM)器件包括在具有源极/漏极区的半导体衬底上的体MOS晶体管、在体MOS晶体管上的绝缘层以及在体MOS晶体管上的绝缘层上的具有源极/漏极区的薄膜晶体管。器件还包括在体MOS晶体管与薄膜晶体管之间的多层栓塞。多层栓塞包括直接在体MOS晶体管的源极/漏极区上并延伸穿过绝缘层的至少一部分的半导体栓塞，和直接在薄膜晶体管的源极/漏极区和半导体栓塞上并延伸穿过绝缘层的至少一部分的金属栓塞。还公开了相关方法。
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公开(公告)号：CN101814508B
公开(公告)日：2015-04-29
申请号：CN201010126199.4
申请日：2010-02-25
Applicant: 三星电子株式会社
IPC: H01L27/115
CPC classification number: H01L27/0207 , H01L27/11565 , H01L27/11578 , H01L27/11582 , H01L29/7926
Abstract: 本发明提供一种具有选择晶体管的集成电路存储器器件。在该半导体存储器器件中，下选择栅控制第一沟道区和第二沟道区，所述第一沟道区限定在半导体衬底处，所述第二沟道区限定在半导体衬底上设置的有源图案的下部处。第一沟道区的第一阈值电压与第二沟道区的第二阈值电压不同。
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Patent Agency Ranking
公开(公告)号：CN101826528A
公开(公告)日：2010-09-08
申请号：CN201010175237.5
申请日：2010-02-12
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/11578 , H01L27/11551 , H01L27/11556
Abstract: 本发明公开了一种半导体器件及其形成方法。半导体器件包括交替地层叠在衬底上的绝缘图案和栅图案；在衬底上沿绝缘图案和栅图案的侧壁向上延伸的有源图案；插置在栅图案和有源图案之间的数据存储图案；以及设置于在彼此相邻的一对栅图案之间的有源图案中的源/漏区。
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公开(公告)号：CN101257024A
公开(公告)日：2008-09-03
申请号：CN200710164878.9
申请日：2007-09-14
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L23/522
Abstract: 本发明涉及一种NAND型闪存器件，其包括：堆叠的多个半导体层；设置在多个半导体层中的每一个的预定区中的器件隔离图案，该器件隔离图案定义有源区；该有源区中的源极和漏极杂质区；电连接所述源极杂质区的源极线插塞结构；及电连接所述漏极杂质区的位线插塞结构，其中所述源极杂质区电连接到所述半导体层。
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公开(公告)号：CN101188239A
公开(公告)日：2008-05-28
申请号：CN200710306130.8
申请日：2007-09-14
Applicant: 三星电子株式会社
IPC: H01L27/105 , H01L23/522 , H01L21/8239 , H01L21/768
CPC classification number: H01L27/0688 , H01L27/105 , H01L27/11519 , H01L27/11526 , H01L27/11529 , H01L27/11551
Abstract: 本发明涉及一种半导体器件及其形成方法，该半导体器件包括：具有单元区域的第一区域和具有外围电路区域的第二区域的半导体衬底；该半导体衬底上的第一晶体管；覆盖该第一晶体管的第一保护层；该第一保护层上的第一绝缘层；该第一区域中的该第一绝缘层上的半导体图案；该半导体图案上的第二晶体管；覆盖该第二晶体管的第二保护层；以及该第二保护层和该第二区域的该第一绝缘层上的第二绝缘层。
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公开(公告)号：CN101794789A
公开(公告)日：2010-08-04
申请号：CN201010110949.9
申请日：2010-02-02
Applicant: 三星电子株式会社
IPC: H01L27/115
CPC classification number: H01L27/11551 , G11C16/0483 , H01L27/11556 , H01L29/66825 , H01L29/7881
Abstract: 本发明提供一种三维存储器器件。该三维半导体器件包括半导体衬底、以矩阵形式布置在该半导体衬底上的垂直沟道结构、设置在该半导体衬底处与该垂直沟道结构直接接触的P型半导体层以及设置在该垂直沟道结构之间的半导体衬底处的公共源极线。该公共源极线可以与该P型半导体层相接触。
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公开(公告)号：CN100407426C
公开(公告)日：2008-07-30
申请号：CN200510003953.4
申请日：2005-01-12
Applicant: 三星电子株式会社
IPC: H01L27/11 , H01L21/8244
CPC classification number: H01L27/11 , H01L27/1108 , Y10S257/903
Abstract: 静态随机存取存储器(SRAM)器件包括在具有源极/漏极区的半导体衬底上的体MOS晶体管、在体MOS晶体管上的绝缘层以及在体MOS晶体管上的绝缘层上的具有源极/漏极区的薄膜晶体管。器件还包括在体MOS晶体管与薄膜晶体管之间的多层栓塞。多层栓塞包括直接在体MOS晶体管的源极/漏极区上并延伸穿过绝缘层的至少一部分的半导体栓塞，和直接在薄膜晶体管的源极/漏极区和半导体栓塞上并延伸穿过绝缘层的至少一部分的金属栓塞。还公开了相关方法。
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