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公开(公告)号：CN116209250B
公开(公告)日：2024-03-15
申请号：CN202211160499.3
申请日：2022-09-22
Applicant: 北京超弦存储器研究院
Abstract: 一种半导体器件及其制造方法、电子设备，半导体器件包括设置在第一衬底上的多个存储单元列，每个存储单元列均垂直于第一衬底并且由堆叠设置的多个存储单元形成，存储单元包括晶体管和电容器，晶体管和电容器的结构与说明书中的定义相同；多条位线，均沿垂直于第一衬底的方向延伸，多个存储单元的晶体管共用一条位线；多条字线，在平行于第一衬底的平面上延伸并且垂直于半导体层的延伸方向；第一内部支撑层，设置在沿垂直于第一衬底的方向上相邻的两个半导体层的漏极区的电容区之间，电容器为网格式电容器。本申请实施例的半导体器件的存储密度大、可以获得较小的器件尺寸，采用网格式电容结构可以支撑较长的横向电容器。
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公开(公告)号：CN116206643B
公开(公告)日：2024-03-15
申请号：CN202210880274.9
申请日：2022-07-25
Applicant: 北京超弦存储器研究院
IPC: G11C11/401 , G11C11/4063 , G11C11/408 , G11C11/4091 , H10B12/00
Abstract: 本申请实施例提供了一种动态随机存储单元、存储器、存储装置及读取方法。该动态随机存储单元包括写入晶体管和读取晶体管，写入晶体管包括与写入字线电连接的第一主栅极、与写入位线电连接的第一极以及与存储节点电连接的第二极；读取晶体管包括与存储节点电连接的第二主栅极、与读取字线电连接的第三极和与读取位线电连接的第四极；写入晶体管和/或读取晶体管包括与存储节点电连接的背栅极。本实施例中，利用背栅极与主栅极、沟道等构成存储电容，利用存储电容的稳压特性提升存储节点的电位的稳定性；并且存储节点的电位的稳定性提升使得动态随机存储单元的刷新频率降低，从而降低存储装置的功耗。
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公开(公告)号：CN116190424B
公开(公告)日：2024-03-15
申请号：CN202211310252.5
申请日：2022-10-25
Applicant: 北京超弦存储器研究院
IPC: H01L29/10 , H01L29/78 , H01L21/336
Abstract: 本公开提供一种半导体器件及其制作方法，涉及半导体技术领域。该半导体器件包括衬底、形成于衬底的沟道区以及位于沟道区两侧的源区和漏区，其中，沟道区包括具有第一掺杂浓度的第一沟道层和具有第二掺杂浓度的第二沟道层，第一沟道层覆盖部分源区和部分漏区，第二沟道层位于第一沟道层的背离源区以及漏区的一侧，第一掺杂浓度大于第二掺杂浓度。本公开中的半导体器件通过对器件沟道区进行多步骤原位生长或单层分子掺杂，使沟道区分为具有不同掺杂浓度的内外两层，这增大了最大耗尽区宽度，可以达到降低漏电的效果。
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公开(公告)号：CN116209281B
公开(公告)日：2024-02-23
申请号：CN202211213559.3
申请日：2022-09-30
Applicant: 北京超弦存储器研究院
IPC: H10B61/00 , H10N59/00 , H01L23/528 , H10B99/00 , H01L21/768
Abstract: 本公开提供了一种MRAM存储器的形成方法及MRAM存储器，涉及半导体技术领域，MRAM存储器的形成方法包括：提供硅衬底和多个图案化的复合层，第一沟槽贯穿复合层并延伸至硅衬底内第一深度；形成保护层，保护层在第一沟槽中形成狭缝；基于狭缝在硅衬底内分别形成沟槽，在每个沟槽内分别形成源线；基于狭缝形成隔离层；基于被图案化的复合层形成多个垂直环栅晶体管；在每个垂直环栅晶体管上与漏极连接的金属接触垫上，形成小于金属接触垫的顶面尺寸的底接触电极。在本公开中，通过减少底接触电极与垂直环栅晶体管的接触面积，以能够形成较小面积尺寸的磁性隧道结，相对增大磁性隧道结的密度，提高芯片的存储容量。
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公开(公告)号：CN116209252B
公开(公告)日：2024-02-23
申请号：CN202211167718.0
申请日：2022-09-23
Applicant: 北京超弦存储器研究院
IPC: H10B12/00 , G11C5/06 , G11C11/405 , G11C11/408 , G11C11/4096
Abstract: 本申请实施例提供了一种存储单元、动态存储器及电子设备。该存储单元包括存储晶体管、写入晶体管和读取晶体管；存储晶体管包括与主字线电连接的主栅极、与位线电连接的第一极、与读取节点电连接的第二极；写入晶体管包括与写入字线电连接的栅极、与读取节点电连接的第一极以及与存储节点电连接的第二极；读取晶体管包括与读取字线电连接的主栅极、与参考信号端电连接的第一极、与读取节点电连接的第二极以及与存储节点电连接的背栅极。本实施例提供的存储单元的电路设计，能够避免与相邻的存储单元发生串扰，使得数据读取的可信性提高。
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Patent Agency Ranking
公开(公告)号：CN116234309B
公开(公告)日：2024-02-20
申请号：CN202210995211.8
申请日：2022-08-18
Applicant: 北京超弦存储器研究院
Abstract: 本申请实施例提供了一种存储器。在本申请实施例提供的存储器中，半导体层包括间隔设置的第一半导体层和第二半导体层，第一半导体层和第二半导体层分布在第一栅极的侧壁并与第一栅极相绝缘且分别与源极和漏极连接；源极和衬底之间设置有两条相互隔离的第一位线和第二位线；第一位线通过源极与第一半导体层连接，第二位线通过源极与第二半导体层连接。从而使得每个垂直晶体管连接有两条位线，通过两条位线控制存储单元的数据读取操作或数据写入操作，进而能够提高数据读取和写入的速度。
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公开(公告)号：CN115835624B
公开(公告)日：2024-01-30
申请号：CN202211486602.3
申请日：2022-11-24
Applicant: 北京超弦存储器研究院
IPC: H10B12/00 , G11C5/02 , G11C11/16 , G11C11/401
Abstract: 一种存储器及其制造方法，存储器包括硅衬底；多个晶体管，位于硅衬底上并沿行方向和列方向呈阵列分布，晶体管包括一个半导体柱；相邻两列半导体柱之间被沿列方向延伸的第一沟槽间隔开，相邻两行半导体柱之间被沿行方向延伸的第二沟槽间隔开；在一列半导体柱下方的硅衬底中设置有沿列方向延伸的凹槽；多条位线，沿着列方向延伸且在行方向间隔排列，每条位线位于一个凹槽中并与半导体柱的底端连接，位于位线与凹槽的内壁之间的重掺杂层与位线的至少部分区域接触。本申请的存储器通过设置重掺杂层，使得重掺杂层与位线之间形成欧姆接触，从而降低了半导体柱的底部与位线之间的接触电阻，提升了存储器的性能。
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公开(公告)号：CN117457657A
公开(公告)日：2024-01-26
申请号：CN202211400649.3
申请日：2022-11-09
Applicant: 北京超弦存储器研究院 , 长鑫科技集团股份有限公司
Abstract: 本申请涉及半导体技术领域，公开了一种CMOS器件及其制作方法，属于半导体技术领域，该CMOS器件包括堆叠设置的N型晶体管和P型晶体管；所述N型晶体管和P型晶体管的沟道均为环形沟道；所述N型晶体管的栅极和P型晶体管的栅极位于贯穿所述N型晶体管的环形沟道和P型晶体管的环形沟道的通孔内；所述N型晶体管和P型晶体管共用同一栅极。
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公开(公告)号：CN117425336A
公开(公告)日：2024-01-19
申请号：CN202211651265.9
申请日：2022-12-21
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本申请实施例涉及半导体技术，公开了一种存储单元、阵列和存储单元的制作方法，该存储单元包括：在衬底上堆叠的参考电压层、读晶体管、读位线、读字线、读位线、写晶体管、写位线和写字线；读晶体管沟道层环绕读晶体管第一栅极侧壁，读晶体管第二栅极环绕于读晶体管沟道层外侧四周，第二栅极与读字线相连；读位线平行衬底平面沿第一方向延伸；写晶体管沟道层环绕第三栅极侧壁形成环绕型沟道层；写位线环绕于写晶体管沟道层外侧四周沿第一方向延伸；写晶体管沟道层与第一栅极相连；读字线和写字线平行衬底平面沿第二方向延伸。该实施例方案使存储单元易于制作，减小了存储单元尺寸，支持多重堆叠，增大了存储密度，从而减少了生产成本。
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公开(公告)号：CN117423700A
公开(公告)日：2024-01-19
申请号：CN202211599586.9
申请日：2022-12-12
Applicant: 北京超弦存储器研究院
IPC: H01L27/092 , H01L27/02 , H01L21/8238 , H03K19/20
Abstract: 本申请公开了一种半导体器件和半导体器件的工艺制作方法，涉及半导体技术领域，该半导体器件为或非门电路，该或非门电路包括：第一NMOS管、第二NMOS管、第一PMOS管和第二PMOS管，其中，第一NMOS管和第二NMOS管并联，且位于第一PMOS管和衬底之间，第一PMOS管和第二PMOS管串联，且在垂直于衬底的方向上堆叠。在本申请提供的或非门电路中，多个MOS管可以在垂直于衬底的方向上堆叠，可以降低或非门电路占用衬底的面积，提高器件的微缩程度。
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