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公开(公告)号：CN117457657A
公开(公告)日：2024-01-26
申请号：CN202211400649.3
申请日：2022-11-09
Applicant: 北京超弦存储器研究院 , 长鑫科技集团股份有限公司
Abstract: 本申请涉及半导体技术领域，公开了一种CMOS器件及其制作方法，属于半导体技术领域，该CMOS器件包括堆叠设置的N型晶体管和P型晶体管；所述N型晶体管和P型晶体管的沟道均为环形沟道；所述N型晶体管的栅极和P型晶体管的栅极位于贯穿所述N型晶体管的环形沟道和P型晶体管的环形沟道的通孔内；所述N型晶体管和P型晶体管共用同一栅极。
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公开(公告)号：CN119907238A
公开(公告)日：2025-04-29
申请号：CN202411940718.9
申请日：2024-12-26
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H10B12/00
Abstract: 本发明提供了一种存储器及其制备方法。本发明的存储器的制备方法，包括如下步骤：1)在具有外围电路的晶圆上沉积介质并刻蚀形成第一深孔；2)依次沉积掺杂多晶硅和介质，随后去除顶部介质和掺杂多晶硅；3)沉积电容介质并在第一深孔中刻蚀形成第二深孔，随后沉积氮化硅；4)沉积掺杂非晶硅，激光退火形成具有大晶粒尺寸的多晶硅薄膜；5)刻蚀顶部有源区并制备晶体管，沉积介质并平坦化，随后依次沉积栅介质和掺杂非晶硅，激光退火形成掺杂多晶硅电极；6)刻蚀形成栅极，随后刻蚀通孔并进行金属互连，完成存储器制备。本发明的制备方法减少了存储单元的占用面积，并大幅提高了多晶硅薄膜晶体管的性能。
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公开(公告)号：CN119451094A
公开(公告)日：2025-02-14
申请号：CN202310975824.X
申请日：2023-08-03
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本申请实施例提供了一种存储器及其制造方法。在本申请实施例所提供的存储器中，通过设置存储单元中第一晶体管的第一有源结构和第二晶体管的第二有源结构均与同一条位线电连接，使得两个晶体管能够共用一条位线，从而能够大大减小存储器中位线的数量，能够降低存储器的设计难度，能够降低存储器的制造难度，进而有助于降低存储器的制造成本。而且，存储单元包括第一电容器和第二电容器，使得存储单元能够存储两位数据。而且，存储单元的第一电容器、第一晶体管、第二晶体管和第二电容器依次叠层设置于衬底一侧，能够降低存储单元所占用的面积，从而有助于提高存储器的存储密度。
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公开(公告)号：CN118742016A
公开(公告)日：2024-10-01
申请号：CN202310318545.6
申请日：2023-03-28
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本申请提供了一种3D堆叠的半导体器件及其制造方法、电子设备。本申请的半导体器件包括多层沿着垂直于衬底的方向堆叠的存储单元，沿着垂直于衬底的方向延伸的贯穿各层存储单元的字线；沿着垂直于字线并沿着第一方向延伸的位线；其中字线环绕有半导体层，各存储单元的晶体管的第一源/漏极与第二源/漏极在第二方向上位于环形的半导体层的两侧且与半导体层相连，第二方向与第一方向交叉且垂直于字线；其中在字线的延伸方向上，半导体层间隔设置；半导体层为金属氧化物半导体层；第一源/漏极和第二源/漏极包含金属硅化物。本申请的器件架构能够有效提高存储密度。
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公开(公告)号：CN118742015A
公开(公告)日：2024-10-01
申请号：CN202310316430.3
申请日：2023-03-28
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本申请提供了一种3D堆叠的半导体器件及其制造方法、电子设备。该半导体器件包括多层沿着垂直于衬底的方向堆叠的存储单元，至少一条沿着垂直于衬底的方向延伸的字线；至少一条沿着垂直于字线的第一方向延伸的位线；各存储单元的晶体管包括沿着第二方向延伸的沟道区，各存储单元的晶体管的第一源/漏极与第二源/漏极在第二方向上位于沟道区的两侧且与沟道区相连，第二方向与第一方向交叉且垂直于字线；沟道区由硅纳米线或硅纳米片制成且被栅极环绕；在所述字线的延伸方向上，所述沟道区间隔设置。本申请的器件架构能够有效提高存储密度。
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Patent Agency Ranking
公开(公告)号：CN118472029A
公开(公告)日：2024-08-09
申请号：CN202310117733.2
申请日：2023-02-09
Applicant: 北京超弦存储器研究院
IPC: H01L29/78 , H01L29/06 , H01L29/08 , H01L21/336
Abstract: 本申请实施例提供了一种场效应管及其制造方法、存储器。在本申请实施例所提供的场效应管中，第一材料与氧的结合能力大于第二材料与氧的结合能力，从而使得半导体结构中源接触区域的氧空位密度大于漏接触区域的氧空位密度，使得源接触区域和漏接触区域的载流子密度不同，从而能够避免短沟道效应，从而能够提高场效应管的正向阈值电压。而且，第一材料与氧的结合能力和第二材料与氧的结合能力，均大于半导体结构的金属氧化物半导体材料与氧的结合能力，从而能够降低第一接触层与源接触区域之间的电阻以及降低第二接触层与漏接触区域之间的电阻，能够降低源极和漏极与半导体结构之间的电阻，从而有助于提高场效应管的驱动电流。
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公开(公告)号：CN116648058B
公开(公告)日：2024-04-09
申请号：CN202310450191.0
申请日：2023-04-24
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 一种半导体器件及其制造方法、电子设备，所述半导体器件包括：第一晶圆和设置在所述第一晶圆上的第二晶圆，所述第一晶圆包括衬底和设置在所述衬底上的位线；所述第二晶圆包括至少一个晶体管，所述晶体管包括沿垂直于所述衬底方向延伸的半导体柱，所述半导体柱包括沟道区域和分别设置在所述沟道区域两侧的第一区域和第二区域，所述第二区域设置在所述沟道区域朝向所述衬底一侧，所述位线与所述第二区域接触。本公开实施例提供的方案，通过使用两片晶圆，在其中一片晶圆上制备晶体管，另一晶圆上制备位线，工艺简单，可以避免位线形成空洞，且位线形状更为稳定，位线与半导体柱间的接触电阻更稳定。
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公开(公告)号：CN115835624B
公开(公告)日：2024-01-30
申请号：CN202211486602.3
申请日：2022-11-24
Applicant: 北京超弦存储器研究院
IPC: H10B12/00 , G11C5/02 , G11C11/16 , G11C11/401
Abstract: 一种存储器及其制造方法，存储器包括硅衬底；多个晶体管，位于硅衬底上并沿行方向和列方向呈阵列分布，晶体管包括一个半导体柱；相邻两列半导体柱之间被沿列方向延伸的第一沟槽间隔开，相邻两行半导体柱之间被沿行方向延伸的第二沟槽间隔开；在一列半导体柱下方的硅衬底中设置有沿列方向延伸的凹槽；多条位线，沿着列方向延伸且在行方向间隔排列，每条位线位于一个凹槽中并与半导体柱的底端连接，位于位线与凹槽的内壁之间的重掺杂层与位线的至少部分区域接触。本申请的存储器通过设置重掺杂层，使得重掺杂层与位线之间形成欧姆接触，从而降低了半导体柱的底部与位线之间的接触电阻，提升了存储器的性能。
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公开(公告)号：CN117425341A
公开(公告)日：2024-01-19
申请号：CN202310118694.8
申请日：2023-01-31
Applicant: 北京超弦存储器研究院
IPC: H10B12/00 , G11C11/401
Abstract: 一种3D堆叠的半导体器件、阵列及其制造方法、电子设备，所述3D堆叠的半导体器件包括：多个晶体管，分布于不同层沿垂直于衬底方向堆叠；位线，贯穿所述不同层的所述晶体管；所述晶体管包括第一电极，第二电极，沿平行于衬底方向延伸的栅电极，部分环绕所述栅电极侧壁的半导体层，设置在所述栅电极的侧壁和所述半导体层之间的栅极绝缘层，每个所述晶体管的所述第二电极为所述位线的一部分。本实施例提供的3D堆叠的半导体器件，不同层的晶体管共用位线，便于3D堆叠，提高了集成度。
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公开(公告)号：CN116648058A
公开(公告)日：2023-08-25
申请号：CN202310450191.0
申请日：2023-04-24
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 一种半导体器件及其制造方法、电子设备，所述半导体器件包括：第一晶圆和设置在所述第一晶圆上的第二晶圆，所述第一晶圆包括衬底和设置在所述衬底上的位线；所述第二晶圆包括至少一个晶体管，所述晶体管包括沿垂直于所述衬底方向延伸的半导体柱，所述半导体柱包括沟道区域和分别设置在所述沟道区域两侧的第一区域和第二区域，所述第二区域设置在所述沟道区域朝向所述衬底一侧，所述位线与所述第二区域接触。本公开实施例提供的方案，通过使用两片晶圆，在其中一片晶圆上制备晶体管，另一晶圆上制备位线，工艺简单，可以避免位线形成空洞，且位线形状更为稳定，位线与半导体柱间的接触电阻更稳定。
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