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公开(公告)号：CN119922911A
公开(公告)日：2025-05-02
申请号：CN202510072290.9
申请日：2025-01-16
Applicant: 长鑫科技集团股份有限公司
IPC: H10B12/00
Abstract: 本公开实施例提供一种半导体结构的制备方法及半导体结构，其中半导体结构中包括多个沟道层，位线和电容器可以分别电连接于沟道层两端的源端和漏端。沟道层中设置有单晶材料，能够有效减少多晶沟道中的高散射导致的泄露问题，保证沟道层的导通性能。并且，多个沟道层在与衬底的表面相交的第一方向上层叠设置，能够更为充分地利用衬底上方的空间，从而实现沟道层在与衬底表面相交的方向上的叠置，显著提高沟道层的堆叠密度。
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公开(公告)号：CN119866010A
公开(公告)日：2025-04-22
申请号：CN202311373206.4
申请日：2023-10-20
Applicant: 长鑫科技集团股份有限公司
Inventor： 唐怡
IPC: H10B12/00
Abstract: 本公开实施例涉及半导体领域，提供一种半导体结构及其制备方法、存储阵列结构，半导体结构包括：基底，位于基底上的第一晶体管以及第二晶体管，第一晶体管包括第一半导体层、第一栅极、读位线以及读字线，第一半导体层包括沿第一方向相对的第一端以及第二端，读位线与第一端电接触，读字线与第二端电接触；第二晶体管包括第二半导体层、第二栅极、写位线以及写字线，第二半导体层包括沿第二方向相对的第三端以及第四端，第一栅极与第三端电接触，写位线与第四端电接触；第一方向与第二方向相交；其中，读位线、读字线以及写位线三者中的至少两者在基底的正投影重叠。
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公开(公告)号：CN119730231A
公开(公告)日：2025-03-28
申请号：CN202311222778.2
申请日：2023-09-20
Applicant: 长鑫科技集团股份有限公司
Inventor： 吴楠
IPC: H10B12/00
Abstract: 本公开实施例涉及半导体技术领域，提供一种半导体结构及其制造方法，半导体结构包括：衬底；位于衬底上的存储单元组，存储单元组包括多个垂直堆叠的存储单元，存储单元包括晶体管和电容器，电容器沿平行于衬底的第一方向延伸；第一导电结构，位于存储单元组的第一侧面，第一导电结构与存储单元组沿平行于衬底的第二方向排布，第一导电结构沿垂直于衬底的第三方向延伸，第一导电结构与存储单元组中的多个电容器耦合，第一方向和第二方向相交。本公开实施例至少有利于降低半导体结构在第一方向上的长度，以及提高半导体结构的集成密度。
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公开(公告)号：CN119673880A
公开(公告)日：2025-03-21
申请号：CN202411834426.7
申请日：2024-12-12
Applicant: 长鑫科技集团股份有限公司
Inventor： 季宏凯
IPC: H01L23/31 , H01L23/538 , H01L21/56 , H01L21/60
Abstract: 本公开实施例提供了一种半导体封装件以及形成半导体封装件的方法，半导体封装件包括：具有第一表面的半导体结构，第一表面设置有第一连接区域和第二连接区域；具有与第一表面相对设置的连接表面的重布线层，连接表面设置有第三连接区域和第四连接区域；第一互连结构和第二互连结构，第一互连结构设置在第一连接区域和第三连接区域之间，用于连接第一连接区域和第三连接区域，第二互连结构设置在第二连接区域和第四连接区域之间，第二互连结构连接第二连接区域，且第二互连结构的互连密度大于第一互连结构的互连密度；密封层，密封层设置在半导体结构和重布线层之间，密封层密封第一互连结构和第二互连结构。
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Patent Agency Ranking
公开(公告)号：CN119521659A
公开(公告)日：2025-02-25
申请号：CN202411596584.3
申请日：2024-11-08
Applicant: 长鑫科技集团股份有限公司
IPC: H10B12/00
Abstract: 一种半导体结构以及半导体结构的制作方法，该半导体结构包括：衬底，衬底中具有由衬底顶面朝向衬底内部延伸的字线沟槽，且字线沟槽还沿第一方向延伸，第一方向平行于衬底顶面所在平面；埋入式字线结构，位于字线沟槽中，字线结构包括依次层叠的栅极介质层、栅极导电层以及绝缘盖层，栅极介质层覆盖字线沟槽的底部和至少部分侧壁，栅极导电层覆盖位于字线沟槽的底部以及与底部接触的部分侧壁区域上的栅极介质层的表面，绝缘盖层位于栅极导电层顶表面上；其中，栅极导电层包括金属材料导电层、半导体材料导电层以及空气间隙，半导体材料导电层和空气间隙嵌入并占据金属材料导电层的部分侧壁。该半导体结构具有较好的电学性能。
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公开(公告)号：CN119517142A
公开(公告)日：2025-02-25
申请号：CN202311009250.7
申请日：2023-08-08
Applicant: 长鑫科技集团股份有限公司
Inventor： 翟玉龙
Abstract: 本申请涉及一种存储子阵列单元、存储芯片、内存条以及老化测试方法。其中，存储子阵列单元包括：多个存储单元，呈多行多列排布，存储单元包括晶体管与电容器；多条位线，沿存储单元排布的列方向延伸，且沿存储单元排布的行方向排列，同一位线连接位于同一列的晶体管；多条伪位线，沿存储单元排布的列方向延伸，且沿存储单元排布的行方向排列，在行方向上，多条伪位线分布于多条位线所在区域的两侧，且多条伪位线包括第一检测伪位线，第一检测伪位线与位线相邻；开关模块，包括第一开关，第一开关一端连接第一检测伪位线，另一端用于接入第一电源电压。本申请实施例可以降低伪字线与字线短路对老化测试的影响。
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公开(公告)号：CN119480802A
公开(公告)日：2025-02-18
申请号：CN202310960699.5
申请日：2023-07-31
Applicant: 长鑫科技集团股份有限公司
Abstract: 本公开涉及一种芯片封装结构及其制造方法、半导体器件，芯片封装结构包括封装基板及芯片。封装基板的其中一侧面内凹形成有凹部，凹部的内侧壁设有沿周向方向依次间隔布置的多个凸出部。芯片放置于凹部内，芯片的边缘轮廓设置呈多边形状，芯片的多个侧边分别与多个凸出部对应抵接配合。上述的芯片封装结构，由于放置于凹部内的芯片的多个侧边分别与多个凸出部对应抵接配合，多个凸出部对芯片起到限位作用，使得芯片稳定地设于凹部内，能避免芯片的角部与凹部的内侧壁发生接触，也就能避免芯片的角部出现破损或裂纹缺陷，即能避免芯片放置过程中产生实效，提高了芯片放置良率，从而提高芯片封装产品的产品良率。
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公开(公告)号：CN119480623A
公开(公告)日：2025-02-18
申请号：CN202310965685.2
申请日：2023-07-31
Applicant: 长鑫科技集团股份有限公司
IPC: H01L21/033 , H01L21/308
Abstract: 本公开提供了一种掩膜结构的形成方法，该方法包括：形成第一掩膜层、第二掩膜层和第三掩膜层；图案化位于阵列区和标记区的第三掩膜层和第二掩膜层，得到具有多个第一开口和多个第二开口的第二叠层结构，各第一开口和各第二开口贯穿剩余第三掩膜层并延伸至第二掩膜层的内部，各第一开口在衬底上的正投影位于阵列区，各第二开口在衬底上的正投影位于标记区；形成第四掩膜层，在阵列区控制第四掩膜层的表面与第三掩膜层的表面齐平；刻蚀第四掩膜层以及第二叠层结构，在标记区形成标记图案。本公开提供的掩膜结构，消除了工艺缺陷导致的标记形成缺陷问题，同时减少了形成标记所需的掩膜数量，提高了器件的形成质量，降低了成本。
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公开(公告)号：CN119446234A
公开(公告)日：2025-02-14
申请号：CN202310968655.7
申请日：2023-08-02
Applicant: 长鑫科技集团股份有限公司
Abstract: 本公开涉及一种测试方法及电路，向存储器中预先写入预设数据，对写入预设数据后的存储器执行刷新操作，并等待预设时长；控制数据读出器响应于读命令，读取存储器中的预设数据，并将读出数据压缩成预设位数的初始读出数据后输出；根据包含目标数据的地址信息的数据选择信号控制数据选择器对接收的初始读出数据进行选择处理，生成包括目标数据的目标读出数据；根据预设数据及目标读出数据的比较结果，判断存储器是否存在缺陷。
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