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公开(公告)号：CN117457657A
公开(公告)日：2024-01-26
申请号：CN202211400649.3
申请日：2022-11-09
Applicant: 北京超弦存储器研究院 , 长鑫科技集团股份有限公司
Abstract: 本申请涉及半导体技术领域，公开了一种CMOS器件及其制作方法，属于半导体技术领域，该CMOS器件包括堆叠设置的N型晶体管和P型晶体管；所述N型晶体管和P型晶体管的沟道均为环形沟道；所述N型晶体管的栅极和P型晶体管的栅极位于贯穿所述N型晶体管的环形沟道和P型晶体管的环形沟道的通孔内；所述N型晶体管和P型晶体管共用同一栅极。
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公开(公告)号：CN117479528A
公开(公告)日：2024-01-30
申请号：CN202211185419.X
申请日：2022-09-27
Applicant: 北京超弦存储器研究院 , 长鑫科技集团股份有限公司
IPC: H10B12/00 , H01L21/336 , H01L29/78 , G11C11/34
Abstract: 本申请实施例提供了一种存储单元及其制备方法、存储器、电子设备。该制备方法包括：在衬底的一侧制备超晶格层，超晶格层包括第一牺牲层和半导体层；图案化超晶格层，形成多个超晶格柱，每个半导体层划分为多个半导体线，半导体线的延伸方向与衬底的表面平行；去除第一牺牲层；在半导体线上依次形成源极区、沟道区和漏极区；在半导体线表面依次制备栅极绝缘层和栅极。本申请实施例通过制备全环绕栅极，存储单元在垂直方向上具有更高的集成自由度，减少存储单元的横截面面积；又通过制备平行于衬底的半导体线，增大相邻两个位线之间的间距，增大存储单元的纵截面面积，为位线的制备留足了空间，改善相邻位线之间的耦合效应和串扰现象。
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公开(公告)号：CN117448743A
公开(公告)日：2024-01-26
申请号：CN202210955591.2
申请日：2022-08-10
Applicant: 北京超弦存储器研究院 , 长鑫科技集团股份有限公司
Abstract: 本申请实施例公开了一种铟镓锌氧化物薄膜的制备方法，包括：准备衬底和铟镓锌氧化物靶材置于腔室内；在所述腔室内通过磁控溅射法在衬底上形成所述铟镓锌氧化物的薄膜，所述薄膜的厚度范围为0.1纳米‑100纳米，所述薄膜的沉积速率范围为0.1埃/秒‑90埃/秒；其中，通过直流和射频共溅射工艺形成所述薄膜，或者通过直流脉冲溅射工艺形成所述薄膜。该实施例方案使得获得的铟镓锌氧化物薄膜稳定性好、均一性好，且该方案具有良好的可重复性，利于实现规模化生产，有效降低溅射粒子对衬底表面造成的损伤。
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公开(公告)号：CN117253907A
公开(公告)日：2023-12-19
申请号：CN202210631421.9
申请日：2022-06-06
Applicant: 北京超弦存储器研究院 , 长鑫科技集团股份有限公司
IPC: H01L29/423 , H01L29/78 , H01L21/336 , H10B12/00
Abstract: 本申请实施例提供了一种晶体管及其制备方法、存储器、电子设备。晶体管包括：第一电极；第一栅极，设置于第一电极的一侧且具有第一通孔；第二电极，设置于第一栅极远离第一电极的一侧且具有第二通孔；半导体层，穿过第一通孔和第二通孔且与第一电极、第二电极接触，半导体层具有第一腔；第二栅极，设置于第一腔中。本申请实施例中通过在半导体层的内外两侧分别形成第二栅极和第一栅极，通过两个栅极分别控制半导体层的通断，可以显著提高开态电流、降低晶体管阈值电压和改善亚阈值摆幅，从而在不增加晶体管覆盖面积的情况下，提高了开关比，提升了半导体器件的电学性能。
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公开(公告)号：CN116761421A
公开(公告)日：2023-09-15
申请号：CN202210202876.9
申请日：2022-03-03
Applicant: 北京超弦存储器研究院 , 长鑫科技集团股份有限公司
IPC: H10B12/00 , H01L29/10 , H01L29/786
Abstract: 本申请提供了一种半导体集成电路及其制备方法，半导体集成电路包括层叠设置的衬底、外围电路和存储阵列，衬底的一侧设置有所述外围电路，所述外围电路位于所述衬底与所述存储阵列之间，所述衬底中设置有控制所述存储阵列的外围电路；所述存储阵列包括多个存储单元，所述存储单元包括晶体管结构；所述晶体管结构包括：依次层叠设置在所述外围电路远离所述衬底一侧的栅极导线段、源极、第一隔离层、漏极，还包括沟道；所述沟道为中空桶状结构，所述沟道内部为栅极，所述栅极与所述栅极导线段连接。采用本申请提供的堆叠结构，可以在晶体管尺寸不进行缩微的条件下，存储密度直接提升接近一倍，达到传统两到三代技术节点演进的效果。
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Patent Agency Ranking
公开(公告)号：CN116759446A
公开(公告)日：2023-09-15
申请号：CN202210203996.0
申请日：2022-03-03
Applicant: 北京超弦存储器研究院 , 长鑫科技集团股份有限公司
Abstract: 本申请提供了一种半导体结构及其制备方法，所述半导体结构包括：依次层叠设置的源极、介电层、漏极和衬底；沟道，所述沟道为中空桶状结构，所述沟道内部为栅极；所述沟道依次贯穿层叠设置的所述源极、所述介电层并延伸至所述漏极中，并被所述源极、所述介电层和所述漏极包围。本申请提供的晶体管为垂直沟道型晶体管，回避了垂直环栅晶体管(VGAA)器件中存在的掺杂深度与沟道宽度波动不易控制，以及浮体效应等工艺难点。同时器件结构便于加工，工艺流程相对垂直环栅晶体管(VGAA)更为简单，更易于与电容器工艺集成，可以同时兼顾低成本与高密度，从而提高DRAM产品竞争力。
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公开(公告)号：CN117479529A
公开(公告)日：2024-01-30
申请号：CN202211185430.6
申请日：2022-09-27
Applicant: 北京超弦存储器研究院 , 长鑫科技集团股份有限公司
IPC: H10B12/00 , H01L21/336 , H01L29/78
Abstract: 本申请实施例提供了一种存储单元的制备方法。该制备方法包括：制备超晶格层，包括第一牺牲层和半导体层；图案化超晶格层，形成多个超晶格条，划分为多个半导体母线，半导体母线的延伸方向与衬底的表面平行；图案化半导体母线，形成多个超晶格柱，分为多个半导体子线；在半导体子线上依次形成源极区、沟道区和漏极区；去除第一牺牲层；在半导体子线的表面依次制备栅极绝缘层和栅极。本申请实施例通过制备全环绕栅极，在垂直方向上具有更高的集成自由度，减少横截面面积；又通过制备平行于衬底的半导体子线，增大相邻位线之间的间距，增大纵截面面积，为位线的制备留足了空间，改善相邻位线之间的耦合效应和串扰现象。
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公开(公告)号：CN116940111A
公开(公告)日：2023-10-24
申请号：CN202210369163.1
申请日：2022-04-08
Applicant: 北京超弦存储器研究院 , 长鑫科技集团股份有限公司
Abstract: 本申请提供了一种半导体结构及其制备方法。所述一种半导体结构，包括：层叠设置的衬底、第一结构和第二结构；所述第一结构包括第一晶体管和第二晶体管，所述第一晶体管包括第一晶体管源极、第一晶体管沟道、第一晶体管栅极和第一晶体管漏极，所述第二晶体管包括第二晶体管源极、第二晶体管沟道、第二晶体管栅极和第二晶体管漏极，所述第一晶体管沟道为凹字型结构，第一晶体管栅极位于第一晶体管沟道的凹型结构内，所述第二晶体管沟道为凹型结构，第二晶体管栅极位于第二晶体管沟道的凹型结构内；第二结构，所述第二结构包括第一连接线，所述第一连接线被配置成电连接所述第一晶体管漏极和所述第二晶体管栅极。
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公开(公告)号：CN119922908A
公开(公告)日：2025-05-02
申请号：CN202411972364.6
申请日：2024-12-30
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H10B12/00
Abstract: 本发明提供了一种3D存储器，包括衬底、半导体单元、字线和位线，每条半导体单元均沿平行于衬底的第一方向延伸，多个半导体单元分别沿第二方向和第三方向间隔分布；每条字线与一列沿着第二方向间隔分布的各个半导体单元连接，且在字线与半导体单元之间设有第一Pt金属层，在第一Pt金属层与半导体单元之间设有第一Ti金属层；每条位线与一列沿着第三方向间隔分布的各个半导体单元连接，且在位线与半导体单元之间设有第二Pt金属层，在第二Pt金属层与半导体单元之间设有第二Ti金属层。本发明能够有效增加金属与半导体单元的接触性能，降低串阻，进而提高3D存储器的整体工作性能。
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公开(公告)号：CN119905461A
公开(公告)日：2025-04-29
申请号：CN202411972358.0
申请日：2024-12-30
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H01L23/367 , H01L23/04 , H01L23/12 , H10B80/00 , H01L21/50
Abstract: 本发明涉及半导体制备技术领域，尤其是涉及一种3D DRAM三维堆叠芯片封装结构及其制备方法，包括封装基板、中介层基板、三维堆叠芯片组件、散热桥和散热盖板，其中，中介层基板设置在所述封装基板上；三维堆叠芯片组件包括自下而上依次设置的多个芯片组件，且最下层的芯片组件的尺寸大于上层的芯片组件的尺寸，最下层的芯片组件设置在中介层基板上；所述散热桥设置在最下层的所述芯片组件的边缘，并与上层的所述芯片组件之间存在间隔；所述散热盖板设置在所述封装基板上，并覆盖所述中介层基板、所述三维堆叠芯片组件和所述散热桥。本发明的三维堆叠芯片封装结构，通过一系列精心设计的组件布局与配置，显著改善了3D DRAM三维堆叠芯片的散热问题。
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